JPH0612291A - 情報処理装置の制御装置 - Google Patents

Abstract

(57)【要約】 【目的】Ｎ個の排他な状態を示すフリップフロップ群の
出力により予め定められた制御動作を一定時間内に行う
情報処理装置において、フリップフロップ群の故障を検
出する。 【構成】フリップフロップ群４の動作中を示すフリップ
フロップ６と、オール０チェック回路７と、排他論理和
回路１０と、タイマ回路１３と、予測テーブル１６と、
比較器１７を設ける。これにより、フリップフロップ群
４の出力がオール０となる故障の場合にはオール０チェ
ック回路７により、フリップフロップ群４の内２ビット
がセットされる故障の場合には排他論理和回路１０によ
り、フリップフロップ群４の制御動作が一定時間内に終
了しない故障の場合には、タイマ回路１３でそれぞれ故
障を検出する。また、フリップフロップ群４のセットを
誤まる故障の時予測テーブル１６の出力とフリップフロ
ップ群４の出力を比較器１７に比較し、このような故障
も検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置の制御装
置、特に情報処理装置内のハードウェアのＮ個の内部状
態を示すＮビットのフリップフロップ群と、このフリッ
プフロップ群の出力とハードウェアの信号により情報処
理装置の制御を行う情報処理装置の制御装置に関する。

【０００２】

【従来の技術】従来のこの種の制御装置の一例を図３に
示す。

【０００３】図３において、制御部１はパス２上の信号
を受けて、パス３上に情報処理装置内部のハードウェア
の制御信号を出力する。パス２はハードウェアの内部信
号を制御部１に通知し、パス３は制御部１の出すハード
ウェア制御信号を情報処理装置のハードウェアに通知す
るパスである。

【０００４】制御部１において、フリップフロップ群４
は情報処理装置の内部状態（ステージ０からステージ６
まで）に対応するビット０からビット６までの７ビット
のフリップフロップから構成されており、ビット０から
ビット６までの値を制御回路５へ通知する。制御回路５
はパス２上の信号とフリップフロップ群４の状態を受け
てハードウェアの制御信号をパス３へ出力する回路であ
る。

【０００５】次に動作について説明する。まず最初に、
制御回路５はパス２上のデータからハードウェアのステ
ージ０の開始条件を検出するとフリップフロップ群４へ
ビット０のセット信号を通知する。

【０００６】フリップフロップ群４は制御回路５の通知
を受けるとビット０をセットし、制御回路５へ通知す
る。制御回路５はフリップフロップ群４の通知を受けて
パス３へステージ０の制御信号を出力し、フリップフロ
ップ群４へビット０のリセット信号とビット１のセット
信号を通知する。フリップフロップ群４は制御回路５か
らの通知を受けるとビット０をリセットすると同時にビ
ット１をセットし、制御回路５へ通知する。

【０００７】以下同様に制御回路５はフリップフロップ
群４の通知を受けて、値‘１’のビットに対応するステ
ージの制御信号をパス３上に出力し、同時にフリップフ
ロップ群４へ該ビットのリセット信号と次のステージに
対応するビットのセット信号を通知することで動作す
る。そして制御回路５がフリップフロップ群４から最終
ステージに対応するビット６の値’‘１’’となった通
知を受けたとき、パス３上にステージ６の制御信号を出
力し、フリップフロップ群４へビット６のリセット信号
を通知し動作を終了する。

【０００８】

【発明が解決しようとする課題】上述したように従来の
情報処理装置の制御装置では、フリップフロップ群４の
状態によって制御回路５が情報処理装置の制御を行うだ
けであり、フリップフロップ群４または制御回路５に故
障が発生した場合、制御部１から誤った制御信号がハー
ドウェアに通知され誤動作する。

【０００９】また誤動作した場合に制御されるハードウ
ェア側で矛盾を検出できないと動作が保障されない。さ
らに、ハードウェア側で矛盾を検出した場合も制御部１
に故障を検出する手段がないため、故障箇所を修理でき
ずに障害が再発する。

【００１０】このような故障が頻発すると、情報処理シ
ステムの運用に影響を与え、情報処理装置及び情報処理
システムの信頼性の低下を招くという問題があった。

【００１１】

【課題を解決するための手段】第１の本発明の制御装置
は、ハードウェアのＮ個の排他な内部状態を示すＮビッ
トのフリップフロップ群を有し、前記フリップフロップ
群の出力により予め定められた動作を一定時間内に行う
情報処理装置の制御装置において、前記フリップフロッ
プ群の出力により情報処理装置を制御する制御回路と、
前記制御回路の指示により前記フリップフロップ群が動
作中である事を表示する第１フリップフロップと、前記
フリップフロップ群の出力がオール“０”か否かをチェ
ックし、オール“０”の時には検出信号を出力するオー
ル０検出回路と、前記表示と前記検出信号を受けてエラ
ーを前記制御回路に通知する第２フリップフロップとを
設け、前記表示が前記フリップフロップ群の動作中を示
し、かつ前記オール０検出回路が前記フリップフロップ
群の出力のオール０を検出した時、前記第２フリップフ
ロップにより前記制御回路にエラーを通知し、前記制御
回路は情報処理装置の制御を停止することを特徴とす
る。

【００１２】第２の本発明の制御装置は、ハードウェア
のＮ個の排他的な内部状態を示すＮビットのフリップフ
ロップ群を有し、前記フリップフロップ群の出力により
予め定められた動作を一定時間内に行う情報処理装置の
制御装置において、前記フリップフロップ群の出力によ
り情報処理装置を制御する制御回路と、前記フリップフ
ロップ群のＮビットの出力を記憶するＮビット構成の第
２のフリップフロップ群と、前記第２のフリップフロッ
プ群の各ビット毎に、予め定められた動作により前記フ
リップフロップ群の各フリップフロップがセットされた
ときに遷移するフリップフロップの位置を示す遷移予測
データをＮビットｘＮワード構成で記憶し、前記第２の
フリップフロップ群の出力の中から前記フリップフロッ
プ群によりセットされたビットに対応するワードの遷移
予測データを出力する予測テーブルと、前記フリップフ
ロップ群の出力と前記予測テーブルの出力を受けて、Ｎ
ビットのデータを比較し、不一致を検出したとき不一致
信号を出力する比較器と、前記不一致信号を受けて、エ
ラーを前記制御回路に通知する第３フリップフロップと
を設けて、前記比較器が前記不一致を検出したときに、
前記第３フリップフロップは前記制御回路にエラーを通
知し、前記制御回路は情報処理装置の制御を停止するこ
とを特徴とする。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明の一実施例を示す。本実施例
は、情報処理装置内のハードウェア（図示省略）がステ
ージ０からステージ６までの７個の内部状態により予め
定められた動作を一定時間内に行う情報処理装置の制御
部１である。本制御部１は、ハードウェアの７個の内部
状態を示すフリップフロップ群の出力とハードウェアの
所定の信号により本情報処理装置の制御を行う。

【００１５】制御部１はパス２上の信号を受けて、パス
３にハードウェアの制御信号を出力する。パス２はハー
ドウェアの内部信号を制御部１に通知するパス、パス３
は制御部１の出すハードウェアの制御信号をハードウェ
アに通知するパスである。

【００１６】制御部１において、フリップフロップ群４
はステージ０からステージ６までに対応するビット０か
らビット６までの７ビットのフリップフロップから構成
されており、制御回路５、オール０チェック回路７、排
他論理和回路１０、フリップフロップ群１５及び比較器
１７に出力を供給する。

【００１７】制御回路５はパス２のハードウェア内部情
報とフリップフロップ群４の通知を受けて、ハードウェ
アの制御情報をパス３に出力し、かつフリップフロップ
群４へセット信号を通知する。

【００１８】フリップフロップ６は制御回路５からのセ
ット信号を受けてこれを保持し、アンド回路８、アンド
回路１１及びタイマ回路１３へ出力を供給する。

【００１９】オール０チェック回路７はフリップフロッ
プ群４からの通知データに対してオール０チェックを行
い、オール０を検出した場合に検出信号をアンド回路８
へ通知する。アンド回路８はフリップフロップ６の通知
とオール０チェック回路７の通知を受けて論理積を取り
フリップフロップ９へ通知する。フリップフロップ９は
アンド回路８の通知を受けてエラーを保持し、制御回路
５へエラーを通知する。

【００２０】排他論理和回路１０はフリップフロップ群
４の通知を受けて排他論理和を採り、論理結果が真とな
った場合にアンド回路１１へ通知する。アンド回路１１
はフリップフロップ６の通知を排他論理和回路１０の通
知を受けてその負出力との論理積を採り、論理結果が真
となった場合にフリップフロップ１２へエラーを通知す
る。フリップフロップ回路１２はアンド回路１１の通知
を受けてエラーを保持し、制御回路５へエラーを通知す
る。

【００２１】タイマ回路１３はフリップフロップ６の通
知を受けてタイマ起動し、タイムアウトを検出した場合
にタイムアウト検出信号をフリップフロップ１４へ通知
し、フリップフロップ１４はタイマ回路１３の通知を受
けてエラーを保持し、制御回路５へエラーを通知する。

【００２２】フリップフロップ群１５はフリップフロッ
プ群４のビット０からビット６までの各ビットに対応し
た７ビットのフリップフロップからなり、フリップフロ
ップ群４の通知を受けてビットをセットし予測テーブル
１６へ出力する。予測テーブル１６はフリップフロップ
群１５の各ビット毎に対応してワード構成された７ビッ
トｘ７ワード構成のバッファであり、ワード毎にフリッ
プフロップ群４の各ビットがセットされたときに予め定
められた動作により次にセットされるビットの位置を示
す遷移予測データが記憶されており、フリップフロップ
群１５中の出力値ＯＮのビットに対応するワードのデー
タを比較器１７に通知する。

【００２３】比較値１７はフリップフロップ群４の通知
と予測テーブル１６の通知を受けて比較を行い、不一致
を検出した場合にエラー信号をフリップフロップ１８へ
通知する。フリップフロップ１８は比較器１７の通知を
受けてエラーを保持し、制御回路５へ通知する。

【００２４】次に動作について説明する。

【００２５】まず最初に、制御回路５はパス２上のデー
タを入力し、ハードウェアのステージ０の開始条件を検
出するとフリップフロップ群４へビット０のセット信号
を通知し、同時にフリップフロップ６へセット信号を通
知する。フリップフロップ６は制御回路５の通知を受け
るとフリップフロップ群４が動作中であることを保持
し、アンド回路８、アンド回路１１及びタイマ回路１３
へ通知する。フリップフロップ群４は制御回路５の通知
を受けるとビット０をセットし、制御回路５へ通知す
る。

【００２６】制御回路５はフリップフロップ群４の通知
を受けてパス３へステージ０の制御信号を出力した後、
フリップフロップ群４へビット０のリセット信号とビッ
ト１のセット信号を通知する。フリップフロップ群４は
制御回路５の通知を受けるとビット０をリセットすると
同時にビット１をセットし、制御回路５へ通知する。

【００２７】以下同様に制御回路５はフリップフロップ
群４の通知を受けて、フリップフロップ群４のフリップ
フロップの中で値‘１’のフリップフロップのビットに
対応するステージの制御信号をパス３上に出力すると同
時にフリップフロップ群４へ該フリップフロップのリセ
ット信号と次のステージに対応するフリップフロップの
セット信号を通知することで動作する。そして制御回路
５がフリップフロップ群４から最終ステージのビット６
のフリップフロップが値‘１’となった通知を受けたと
き、パス３上にステージ６の制御信号を出力し、フリッ
プフロップ群４へビット６のリセット信号を通知すると
同時にフリップフロップ６へリセット信号を通知し動作
を終了する。

【００２８】前述の動作中にフリップフロップ群４中の
あるフリップフロップ（例えばビット１）の故障により
該フリップフロップがセットされない場合には、制御回
路５はフリップフロップ群４からビット０が値‘１’と
なった通知を受けると、パス３丈にステージ０の制御信
号を出力し、フリップフロップ群４へビット０のリセッ
ト信号とビット１のセット信号を通知する。

【００２９】フリップフロップ群４は制御回路５からの
通知を受けるとビット０をリセットし、結果をオール０
チェック回路７へ通知する。この時、ハードウェアの故
障によりビット１はセットされないので、フリップフロ
ップ群４の出力はオール０となっている。

【００３０】オール０チェック回路７はフリップフロッ
プ群４の通知を受けるとオール０の検出信号をアンド回
路８へ通知する。アンド回路８はオール０チェック回路
７の検出信号を受けるとフリップフロップ６からの通知
（制御回路５からセット信号により既にセット済み）と
論理積を採り、エラーをフリップフロップ９へ通知す
る。フリップフロップ９はアンド回路８の通知を受ける
とエラーを保持し、制御回路５へ通知する。制御回路５
はフリップフロップ９の通知を受けると制御動作を停止
する。

【００３１】次に、動作中にフリップフロップ群４中の
あるフリップフロップ（例えばビット１）の故障により
該フリップフロップがリセットされない場合には、制御
回路５はフリップフロップ群４からビット１が値‘１’
となった通知を受けると、パス３上にステージ１の制御
信号を出力し、フリップフロップ群４へビット１のリセ
ット信号とビット２のセット信号を通知する。

【００３２】フリップフロップ群４は制御回路５の通知
を受けるとビット２をリセットし、結果を排他論理和回
路１０へ通知する。この時、ハードウェアの故障により
ビット１はリセットされないので、フリップフロップ群
４から排他論理和回路１０への通知をビット１とビット
２の２ビットが値‘１’となっている。

【００３３】排他論理和回路１０はフリップフロップ群
４の通知を受けると７ビットの排他論理和を採り、論理
結果‘１’をアンド回路１２へ通知する。アンド回路１
２は排他論理和回路１１の通知を受けるとフリップフロ
ップ６からのフリップフロップ群４の動作中の通知（制
御回路５からのセット信号により既にセット済み）と論
理積を採り、エラーをフリップフロップ１２へ通知す
る。フリップフロップ１２はアンド回路１１の通知を受
けるとエラーを保持し、制御回路５へ通知する。制御回
路５はフリップフロップ１２の通知を受けると制御動作
を停止する。

【００３４】次に、動作中に制御回路５の故障により制
御部１の動作を終了しない（例えばステージ０を繰り返
し実行する）場合には、前述のように制御回路５はパス
２上にハードウェアのステージ０の開始条件を検出する
とフリップフロップ群４へビット０のセット信号を通知
し、同時にフリップフロップ６へセット信号を通知す
る。フリップフロップ６は制御回路５の通知を受けると
フリップフロップ群４が動作中であることを保持し、タ
イマ回路１３へ動作中を通知する。タイマ回路１３はフ
リップフロップ６の通知を受けると時間監視を開始す
る。

【００３５】フリップフロップ群４は制御回路５の通知
を受けるとビット０をセットし、制御回路５へ通知す
る。フリップフロップ制御回路５はフリップフロップ群
４の通知を受けると、パス３丈にステージ０の制御信号
を出力し、故障によりフリップフロップ群４へビット０
のセット信号を再び通知する。

【００３６】フリップフロップ群４は制御回路５の通知
を受けるとビット０をセットし、制御回路５へ通知す
る。以降制御回路５はステージ０を繰り返し実行する。
この間、タイマ回路１３は時間監視を行っており、一定
時間経過後タイムアウトを検出しタイムアウト検出信号
をフリップフロップ１４へ通知する。フリップフロップ
１４はタイマ回路１３の通知を受けるとエラーを保持
し、制御回路５へエラーを通知する。制御回路５はフリ
ップフロップ１４の通知を受けると制御動作を停止す
る。

【００３７】また、動作中に制御部１の故障によりフリ
ップフロップ群４のセット信号を誤る（ビット１をセッ
トすべきケースでビット２を誤ってセットした）場合に
は、前述のように制御回路５はパス２上にハードウェア
のステージ０の開始条件を検出するとフリップフロップ
群４へビット０のセット信号を通知する。

【００３８】フリップフロップ群４は制御回路５の通知
を受けるとビット０をセットし、制御回路５とフリップ
フロップ群１５へ通知する。フリップフロップ群１５は
フリップフロップ群４から通知を受けると、フリップフ
ロップ群１５のビット０をセットし、予測テーブル１６
からワード０のデータを比較器１７に読み出す。

【００３９】ここで予測テーブル１６には予めフリップ
フロップ群４の各ビットがセットされたときに次に制御
回路５からセットされるビットを示すデータが格納され
ている。図２には、そのようなデータ例を示す。

【００４０】図２において、ワード０のデータ‘０１０
００００’は１ビット目が‘１’である。これはフリッ
プフロップ群４のビット０がセットされたとき次にビッ
ト１が制御回路５によりセットされることを示してい
る。同様にワード１のデータ‘００１００００’はフリ
ップフロップ群４のビット１がセットされたとき、次に
ビット２がセットされることを示している。以下説明の
ため図２のデータが予め予測テーブル１６に格納されて
いるものとする。上述の動作例でフリップフロップ群１
５のビット０がセットされたとき、比較器１７には予測
テーブル１６からデータ‘０１０００００’が読み出さ
れている。

【００４１】制御回路５はフリップフロップ群４からビ
ット０が‘１’となった通知を受けると、パス３上にス
テージ０の制御信号を出力し、フリップフロップ群４へ
ビット０のリセット信号とビット２のセット信号を通知
する。フリップフロップ群４は制御回路５の通知を受け
るとビット０をリセットすると同時にビット２をセット
し、結果を比較器１７へ通知する。

【００４２】比較器１７はフリップフロップ群４の通知
を受けると前述のデータ‘０１０００００’と比較す
る。この時フリップフロップ群４の通知データはビット
１が‘０’で、ビット２が‘１’であるので、比較器１
７の比較結果は不一致となり、比較器１７はエラー信号
をフリップフロップ１８へ通知する。フリップフロップ
１８は比較器１７の通知を受けてエラーを保持し、制御
回路５へ通知する。制御回路５はフリップフロップ１８
の通知を受けると制御動作を停止する。

【００４３】

【発明の効果】以上説明したような構成により、ハード
ウェアの内部状態を示すフリップフロップ群の本発明
は、各種の障害を検出して制御部の誤動作を防ぐことが
できる。この結果、情報処理装置及び情報処理システム
の信頼性の向上に効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１に示した実施例で使用される状態遷移予測
データの一例を示す図である。

【図３】従来の一例を示す図である。

【符号の説明】

１ 制御部 ２，３ パス ４，１５ フリップフロップ群 ５ 制御回路 ６，９，１２，１４，１８ フリップフロップ ７ オール０チェック回路 ８，１１ アンド回路 １０ 排他論理和回路 １３ タイマ回路 １６ 予測テーブル １７ 比較器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ハードウェアのＮ個の排他な内部状態を
   示すＮビットのフリップフロップ群を有し、前記フリッ
   プフロップ群の出力により予め定められた動作を一定時
   間内に行う情報処理装置の制御装置において、 前記フリップフロップ群の出力により情報処理装置を制
   御する制御回路と、 前記制御回路の指示により前記フリップフロップ群が動
   作中である事を表示する第１フリップフロップと、 前記フリップフロップ群の出力がオール“０”か否かを
   チェックし、オール“０”の時には検出信号を出力する
   オール０検出回路と、 前記表示と前記検出信号を受けてエラーを前記制御回路
   に通知する第２フリップフロップとを設け、 前記表示が前記フリップフロップ群の動作中を示し、か
   つ前記オール０検出回路が前記フリップフロップ群の出
   力のオール０を検出した時、前記第２フリップフロップ
   により前記制御回路にエラーを通知し、前記制御回路は
   情報処理装置の制御を停止することを特徴とする情報処
   理装置の制御回路。
2. 【請求項２】 前記オール０チェック回路の代りに、前
   記フリップフロップ群の出力を受けてＮビットの排他論
   理和をとる排他的論理和回路を設け、 前記表示が前記フリップフロップ群の動作中を示し、か
   つ排他的論理和回路負出力との論理結果が真である時
   に、前記第２フリップフロップにより前記制御回路にエ
   ラーを通知し、前記制御回路は情報処理装置の制御を停
   止することを特徴とする請求項１記載の情報処理装置の
   制御装置。
3. 【請求項３】 前記オール０チェック回路の代りに、前
   記表示を受けて時間監視を行いタイムアウトを検出する
   タイマ回路を設け、 前記タイマ回路がタイムアウト検出したときに、前記第
   ２フリップフロップにより前記制御回路にエラーを通知
   し、前記制御回路は情報処理装置の制御を停止すること
   を特徴とする請求項１記載の情報処理装置の制御装置。
4. 【請求項４】 ハードウェアのＮ個の排他的な内部状態
   を示すＮビットのフリップフロップ群を有し、前記フリ
   ップフロップ群の出力により予め定められた動作を一定
   時間内に行う情報処理装置の制御装置において、 前記フリップフロップ群の出力により情報処理装置を制
   御する制御回路と、 前記フリップフロップ群のＮビットの出力を記憶するＮ
   ビット構成の第２のフリップフロップ群と、前記第２の
   フリップフロップ群の各ビット毎に、予め定められた動
   作により前記フリップフロップ群の各フリップフロップ
   がセットされたときに遷移するフリップフロップの位置
   を示す遷移予測データをＮビットｘＮワード構成で記憶
   し、前記第２のフリップフロップ群の出力の中から前記
   フリップフロップ群によりセットされたビットに対応す
   るワードの遷移予測データを出力する予測テーブルと、
   前記フリップフロップ群の出力と前記予測テーブルの出
   力を受けて、Ｎビットのデータを比較し、不一致を検出
   したとき不一致信号を出力する比較器と、前記不一致信
   号を受けて、エラーを前記制御回路に通知する第３フリ
   ップフロップとを設けて、 前記比較器が前記不一致を検出したときに、前記第３フ
   リップフロップは前記制御回路にエラーを通知し、前記
   制御回路は情報処理装置の制御を停止することを特徴と
   する情報処理装置の制御装置。