JPH04357898A - セラミックス基板 - Google Patents

セラミックス基板

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JPH04357898A
JPH04357898A JP13282791A JP13282791A JPH04357898A JP H04357898 A JPH04357898 A JP H04357898A JP 13282791 A JP13282791 A JP 13282791A JP 13282791 A JP13282791 A JP 13282791A JP H04357898 A JPH04357898 A JP H04357898A
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JP
Japan
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via pad
ceramic substrate
pad
via hole
ceramic
Prior art date
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Pending
Application number
JP13282791A
Other languages
English (en)
Inventor
Mitsuyoshi Endo
光芳 遠藤
Keiichi Yano
圭一 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPH04357898A publication Critical patent/JPH04357898A/ja
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    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はヴィアホールおよびヴィ
アホールを被覆するヴィアパッドを有するセラミックス
基板に係り、特にヴィアパッドの形成位置の許容範囲を
拡大し、位置制御精度を緩和することが可能であり、製
造が容易なセラミックス基板に関する。
【0002】
【従来の技術】電子機器に搭載される回路モジュールや
半導体用セラミックパッケージは、単層または多層に積
層されたセラミックス基板の表面および裏面に多数の配
線パターンを形成する一方、コンデンサや抵抗体などの
回路素子を多数実装して形成される。またセラミックス
基板の両面に形成された回路素子および配線パターンを
相互に接続するために、セラミックス基板には厚さ方向
に貫通するヴィアホールと称する透孔が多数穿設される
。ヴィアホール表面には、蒸着法やスパッタリング法に
よって導体層が形成され、この導体層によって基板の両
面に形成された内層配線、表層配線、回路素子等が相互
に電気的に接続される。
【0003】図3は従来のセラミックス基板の要部の構
成を示す平面図であり、このセラミックス基板1は以下
の手順に従って製造される。まずヴィアホール2を穿設
し、かつ図示しない内層配線をプリントしたセラミック
ス成形体3を多層積層して同時焼成すると、セラミック
ス成形体3は収縮しながら緻密に固化し、セラミックス
焼結体となる。次に得られたセラミックス焼結体のヴィ
アホール2の位置に合わせてヴィアパッド4および表層
配線5を形成して、セラミックス基板が製造される。
【0004】上記ヴィアパッド4は、ヴィアホール2に
対する表層配線5の位置ずれによる断線を防止するため
に設けられる。このヴィアパッド4は、表層配線5と同
類の導電材で形成され、かつヴィアホール2の断面積よ
り大きな表面積でヴィアホール2上面を被覆するように
形成される。上記ヴィアパッド2および表層配線5は、
厚膜法や薄膜法によるメタライズによって形成され、表
層配線5の端部は、ヴィアパッド4を介してヴィアホー
ル2に接続される。
【0005】ここでヴィアパッド4の形状は、ヴィアホ
ール2の中心位置に対するヴィアパッド4の配線位置の
誤差が全方向において同一となるように正円形(真円形
)状に設定されている。
【0006】この場合、ヴィアパッド4の外径R2 を
大きくすることによって、ヴィアパッド4の配設位置の
許容範囲も大きくすることができる。
【0007】
【発明が解決しようとする課題】しかしながら、実際の
表層配線5のパターン設計に際して、ヴィアパッド4の
外径R2 を大きくすると、隣接する他の表層配線5と
の接触等の制約を受けるため、通常ヴィアパッド4の外
径R2 は、ヴィアホール2の径R1 の2倍程度に設
定されている。
【0008】ここで外径R2 が0.2mmであるヴィ
アパッド4の外縁から、外径R1 が0.1mmである
ヴィアホール2xがはみ出さないことを製品規格として
設定すると、ヴィアパッド4を配設する際の位置許容範
囲L1 は、(R2 −R1 )/2で与えられ、0.
05mmと非常に微小な値となる。
【0009】そのためヴィアパッドを形成する際には、
焼成時におけるセラミックス成形体の各方位の収縮率の
制御を正確に実施し、ヴィアホールとヴィアパッドとの
位置を厳正に調整する煩雑な作業が必須となっていた。
【0010】近年、配線基板の高密度実装化が進み、配
線密度の高まりとともに配線間隔も短くなり、ヴィアホ
ールおよびヴィアパッドの外径もさらに微小化する傾向
がある。そのため、製品規格を満足させるためには、セ
ラミックス成形体の収縮率制御やヴィアパッド等の位置
合わせを、より高精度で厳正に行う必要があり、製造設
備の運転管理がより煩雑化する問題点があった。
【0011】また焼成時におけるセラミックス成形体の
収縮率は各方位毎に異なる場合があり、例えば正方形状
のセラミックス成形体を焼成する場合には、対辺方向と
対角線方向で収縮率が異なることがある。しかるに従来
のように各方位における収縮率が等しいという前提で形
成された円形のヴィアパッドにおいては、成形体の最大
収縮方向に位置するヴィアホールを被覆する際にヴィア
パッドの縁部からヴィアホールがはみ出すおそれが高く
なり、基板の信頼性が低下する問題がある。
【0012】本発明は上記の問題点を解決するためにな
されたものであり、ヴィアパッドの形成位置の許容範囲
を拡大し、位置制御精度を緩和することができ、製造が
容易なセラミックス基板を提供することを目的とする。
【0013】
【課題を解決するための手段】上記目的を達成する本発
明に係るセラミックス基板は、ヴィアホールを形成した
セラミックス成形体を焼成後、ヴィアホールを被覆する
ヴィアパッドと、このヴィアパッドに接続する表層配線
とを形成することによりヴィアホールと表層配線とを回
路的に接続したセラミックス基板において、上記ヴィア
パッドを非正円形状に形成するとともに、このヴィアパ
ッドの最大径方向を、セラミックス成形体の焼成時にお
ける収縮量が最大となる方向に一致するように形成した
ことを特徴とする。
【0014】
【作用】上記構成に係るセラミックス基板によれば、非
正円形状に形成したヴィアパッドの最大径方向を、セラ
ミックス成形体の焼成時における収縮量が最大となる方
向に一致するように形成されているため、収縮量が大き
い方向にヴィアパッドも長く配置される。従ってヴィア
パッドを形成する際の位置許容範囲が大幅に拡大され、
従来のようにセラミックス成形体の収縮率の制御を厳格
に管理する必要がなくなり、セラミックス基板を容易に
製造することができる。
【0015】
【実施例】次に本発明の一実施例について添付図面を参
照して説明する。図1は本発明に係るセラミックス基板
の一実施例を示す平面図である。なお図3に示す従来例
と同一要素には、同一符号を付している。
【0016】すなわち本実施例に係るセラミックス基板
1aは、ヴィアホール2を形成したセラミックス成形体
3を焼成後、ヴィアホール2を被覆するヴィアパッド4
aと、このヴィアパッド4aに接続する表層配線5とを
形成することによりヴィアホール2と表層配線5とを回
路的に接続したセラミックス基板1aにおいて、上記ヴ
ィアパッド4aを1辺の長さが0.2mmの略正方形状
に形成するとともに、このヴィアパッド4aの対角方向
である最大径方向Dmaxを、セラミックス成形体の焼
成時における収縮量が最大となる方向Zに一致するよう
に形成して構成される。すなわち上記ヴィアパッド4a
は、従来のような正円形状とは異なり、隣接する他の表
層配線や他のヴィアパッドと接触しない範囲において楕
円状、または長方形状に形成され、セラミックス成形体
の収縮方向に長く伸びるように配置される。
【0017】上記実施例に係るセラミックス基板1aに
よれば、略正方形状に形成したヴィアパッド4aの対角
方向である最大径方向を、セラミックス成形体3の焼成
時における収縮量が最大となる方向Zに一致するように
形成されているため、収縮量が大きい方向にヴィアパッ
ド4aも長く配置される。従ってヴィアパッド4aを形
成する際の位置許容範囲L2 が大幅に拡大される。
【0018】ここで上記位置許容範囲L2 の改善効果
を図3に示す従来構造による位置許容範囲L1 と比較
する。すなわちヴィアホール2の直径R1 を0.1m
m、表層配線5の幅を50μm、表層配線5と各ヴィア
パッド4,4aとの間隙を50μmと設計仕様で定めた
場合、本実施例においてはヴィアパッド4aの右上部の
角部からヴィアホール2yがはみ出るまでに許容される
位置ずれ量、すなわち位置許容範囲L2 は約0.07
mmとなる。
【0019】すなわち図3に示す従来例のようにヴィア
パッド4を正円で形成した場合の位置許容範囲L1 は
前述の通り0.05mmであるのに対し、本実施例に係
る形状によれば40%も大幅に許容範囲を拡大すること
ができる。
【0020】従ってヴィアパッドを形成するセラミック
ス基板の製造工程において、従来のようにセラミックス
成形体3の収縮率の制御を厳格に管理する必要がなくな
り、セラミックス基板1aを容易に製造することができ
る。
【0021】以上実施例においては、ヴィアパッド4a
を略正方形状に形成した例で示しているが、本発明は上
記実施例に限定されず、例えば図2(A)〜(E)で示
すように、楕円形状、長方形状、角部を円く整形した長
方形状に形成したヴィアパッド4b〜4fでもよい。す
なわち各パッド4b〜4fの最大径方向Dmax を、
セラミックス成形体の最大収縮方向Zに一致させること
により、同様の効果を発揮することができる。
【0022】
【発明の効果】以上説明の通り、本発明に係るセラミッ
クス基板によれば、非正円形状に形成したヴィアパッド
の最大径方向を、セラミックス成形体の焼成時における
収縮量が最大となる方向に一致するように形成されてい
るため、収縮量が大きい方向にヴィアパッドも長く配置
される。従ってヴィアパッドを形成する際の位置許容範
囲が大幅に拡大され、従来のようにセラミックス成形体
の収縮率の制御を厳格に管理する必要がなくなり、セラ
ミックス基板を容易に製造することができる。
【図面の簡単な説明】
【図1】本発明に係るセラミックス基板の要部を拡大し
て示す平面図。
【図2】(A)〜(E)はそれぞれヴィアパッドの形状
例を示す平面図。
【図3】従来のセラミックス基板の一部を拡大して示す
平面図。
【符号の説明】
1,1a  セラミックス基板 2,2x,2y  ヴィアホール 3  セラミックス成形体 4,4a,4b,4c,4d,4e,4f  ヴィアパ
ッド 5  表層配線 R1   ヴィアホール外径 R2   ヴィアパッド外径 L1 ,L2   位置許容範囲 Dmax   最大径方向 Z  成形体の最大収縮方向

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  ヴィアホールを形成したセラミックス
    成形体を焼成後、ヴィアホールを被覆するヴィアパッド
    と、このヴィアパッドに接続する表層配線とを形成する
    ことによりヴィアホールと表層配線とを回路的に接続し
    たセラミックス基板において、上記ヴィアパッドを非正
    円形状に形成するとともに、このヴィアパッドの最大径
    方向を、セラミックス成形体の焼成時における収縮量が
    最大となる方向に一致するように形成したことを特徴と
    するセラミックス基板。
JP13282791A 1991-06-04 1991-06-04 セラミックス基板 Pending JPH04357898A (ja)

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JP13282791A JPH04357898A (ja) 1991-06-04 1991-06-04 セラミックス基板

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697314A (ja) * 1992-07-29 1994-04-08 Internatl Business Mach Corp <Ibm> 半導体セラミックパッケージ基板
EP1291953A1 (en) * 2000-03-06 2003-03-12 Fujitsu Limited Millimeter wave module having probe pad structure and millimeter wave system comprising millimeter wave modules

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