JPS628040B2 - - Google Patents

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JPS628040B2
JPS628040B2 JP56093877A JP9387781A JPS628040B2 JP S628040 B2 JPS628040 B2 JP S628040B2 JP 56093877 A JP56093877 A JP 56093877A JP 9387781 A JP9387781 A JP 9387781A JP S628040 B2 JPS628040 B2 JP S628040B2
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ceramic
ceramic substrate
area
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Fumio Kanai
Mitsuhisa Shinagawa
Tomozo Matsumoto
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Hitachi Ltd
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Hitachi Ltd
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Description

【発明の詳細な説明】 本発明は多層配線基板に関するものである。電
気回路配線の高密度化を図る手段として焼結処理
前のセラミツク板（以下グリーンシートと称す
る）上に、導体層とセラミツク絶縁層を印刷法な
どにより、順次積層した後、高温熱処理により一
度に焼結し、高密度多層配線基板を形成する湿式
多層配線基板がある。この湿式多層基板の一例を
第１、第２図に示す。第１図は基板の断面図であ
る。第１図において、１はセラミツク基体（焼結
前はグリーンシート）、２，３，４，５はセラミ
ツク絶縁体であり、それらの間にはタングステン
などの金属による導体６，７が配線されている。
９，１０は最上部層（表面層）に形成された導体
で部品取付用などに用いられる外部電極である。
各導体６，７，９，１０はスルホース導体１１で
適宜接続されており、基板として配線回路を形成
している。この多層配線基板ではセラミツク絶縁
体２，３，４，５を誘電体として利用することに
より導体６，７間でコンデンサを形成することが
可能であり、多層配線基板内にコンデンサを集積
内蔵化することが行なわれている。第１図の例で
は外部電極９，１０間には内部導体６と７でコン
デンサが形成されている。第２図は基板の上面図
を示すものであり、外部電極９，１０には外付け
部品１２，１３が接続されている。ここではチツ
プコンデンサ１２、チツプ抵抗１３が接続されて
いる。１４，１５はチツプコンデンサ１２の電極
部であり、外部電極９，１０にそれぞれ接続され
ている。また１６はチツプ抵抗１３の電極であ
り、外部電極１０に接続されている。このような
構造の多層基板では下記のような問題がある。第
１の問題点は絶縁層５が非常に薄い（30μｍ程
度）ため、第１図に示すようにチツプコンデンサ
１２の電極１４と上部導体７の間でストレー容量
１７が形成されてしまうことにある。通常、スト
レー容量１７はチツプコンデンサ１２の布線バラ
ツキにより大きく変化し、容量精度の劣化原因と
なる。
つぎに第２の問題点は外部電極１０と下部導体
６の間でストレー容量１８が形成され、このスト
レー容量１８が外部電極１０の印刷時におけるに
じみ、位置ずれ等によつて大きく容量が変動する
ことである。
とくに外部電極９，１０を湿式多層法により形
成する場合よりも外部電極９，１０を除いて、湿
式多層基板を先に焼結し、その後印刷により外部
電極９，１０のみを低温で処理できるAg−Pdや
Ag−Pfなどの乾式厚膜導体で形成した場合に
は、外部電極９，１０と導体６，７との相対的な
位置がずれ外部電極９，１０と内部導体６，７間
の容量値が大きく変動する。
このように従来の湿式多層配線基板では表面導
体９，１０の印刷時における位置ずれ、または外
付け電気デバイスの取付条件によつてストレー容
量１７，１８の値が変動するため、容量精度の高
いコンデンサを形成できない欠点がある。
本発明の目的は、上記した従来技術の欠点をな
くし、容量精度の高いコンデンサが得られる多層
セラミツク基板を提供することにある。
上記の目的を達成するため本発明では、多層配
線基板内に形成するコンデンサの外部電極の下部
に外部電極パターン形状よりも大きい導体を形成
し、コンデンサの容量値が外部電極の影響を受け
ないようにし、外部電極よりも大きい導体と下部
導体層間でコンデンサを形成するようにする。こ
のようにすることによつて外部電極の印刷時にお
けるにじみ、位置ずれ、さらに外部外付け部品に
よる布線バラツキに無関係にし、外部電極と導体
層問にできるストレー容量の容量値のばらつきを
小さくする。
以下、本発明の詳細を具体的実施例を用いて説
明する。第３図、第４図に本発明の実施例を示
す。第３図は本発明による多層基板の上面図、第
４図はその断面図である。コンデンサの２つの電
極として内部導体６，７が形成されている。とく
に上部導体７のパターン形状は外部電極１０より
もわずかに大きく形成される。また下部導体６の
パターン形状は上部導体７との間で所定の容量値
が得られるような対向面積をもつように定められ
る。
次に下部導体６と等電位の外部電極（接続ラン
ド）９の下部にも、上部導体７と同層に、外部電
極９よりもわずかに大きなパターン形状の補助導
体８が形成される。
以上の構成により、上部導体７と下部導体６と
の間には所定の容量値をもつコンデンサが形成さ
れるが上部導体７が外部電極（接続ランド）１０
よりも大きく形成されているため、外部電極１０
は上部導体７によつてシールドされ、外部電極１
０と下部導体６との間にはストレー容量が形成さ
れない。また外部電極９よりも補助導体８が大き
く形成されているため、外部電極９は補助導体８
によつてシールドされ、外部電極９と上部導体７
との間にストレー容量が形成されない。なお、補
助導体８と上部導体７との間にはストレー容量１
９が形成されるが、このストレー容量１９は同一
層内に形成された補助導体８と上部導体７の間で
形成されているため、補助導体８、上部導体７を
印刷等により形成する際に位置ずれを生じても、
同一の方向に位置ずれを起し、その容量値にほと
んどばらつきを生じない。それ故上部導体７と下
部導体６でコンデンサを形成する際に、その容量
値にストレー容量１９の容量値を見込んでおけ
ば、上部導体７と下部導体６及び補助導体８とに
よりあらかじめ定められた容量値をもつコンデン
サを形成できる。
また、補助導体を十分に大きく形成しておくこ
とにより、外部電極９に接続された外付け部品
（電気デバイス）１２の電極１４と上部導体７と
の間に形成されるストレー容量の発生を防止でき
る。
したがつて、従来問題とされていた外付け部品
の布線バラツキによるストレー容量１７および外
部電極１０と下部導体７間のストレー容量１８等
の影響がなくなり、容量値のばらつきがきわめて
小さくなる。
以上説明したように、本発明によれば、外部電
極に接続された上部導体が外部電極より大きく形
成され、外部電極が上部導体により下部導体に対
しシールドされるため、外部電極と下部導体間に
ストレー容量が形成されず、上部導体と下部導体
によつて形成されるコンデンサの容量値のばらつ
きが小さい。
また、本発明によれば、上部導体と同じ層内
に、下部導体に接続され、かつ下部導体に接続さ
れた外部電極より大きく形成された補助導体が配
置され、下部導体に接続された外部電極が上部導
体に対し、補助導体によつてシールドされるた
め、下部導体に接続された外部電極と上部導体と
の間にストレー容量が形成されなくなり、さら
に、下部導体に接続された外部電極に接続された
外部外付け部品の電極と上部導体との間に接続さ
れるストレー容量の発生を防止することができ、
上部導体と下部導体間に形成されるコンデンサの
容量値を所定の値に形成することができる。
【図面の簡単な説明】
第１図、第２図は従来の多層配線基板の断面
図、およびその導体パターンの平面図、第３図、
第４図は本発明による多層セラミツク基板の実施
例の導体パターンの平面図およびその断面図であ
る。 １……セラミツク基板、２，３，４，５……セ
ラミツク絶縁層、６……上部導体、７……下部導
体、８……補助導体、９，１０……外部電極。

Claims (1)

  1. 【特許請求の範囲】 １ セラミツク基体上に、複数のセラミツクの絶
    縁体層が形成され、第１の導電体と第２の導電体
    が少なくとも１層のセラミツク絶縁体を間に挟ん
    で相対向して配置され、第１の導電体が第２の導
    電体よりもセラミツク基体に近い位置に配置され
    るとともに、最もセラミツク基体から遠い位置に
    形成されたセラミツク絶縁体上には電気デバイス
    が接続される第１、第２の接続ランドが形成さ
    れ、第１の導電体と第１の接続ランドが複数のセ
    ラミツク絶縁体を挟んで互いに電気的に接続さ
    れ、第２の導電体と第２の接続ランドが少なくと
    も１つのセラミツク絶縁体を挟んで互いに電気的
    に接続され、第１の接続ランドと第２の接続ラン
    ド間に、第１の導電体と第２の導電体とによつて
    静電容量部が形成された多層セラミツク基板にお
    いて、第２の導電体と、第２の接続ランドが相対
    向して配置され、第２の導電体は第２の接続ラン
    ドに対向する面の面積が、第２の接続ランドの第
    ２の導電体に対向する面の面積よりも大きく形成
    され、その形状が第２の接続ランドの形状を含む
    形に形成されていることを特徴とする多層セラミ
    ツク基板。 ２ セラミツク基板上に、複数のセラミツクの絶
    縁体層が形成され、第１の導電体と第２の導電体
    が少なくとも１層のセラミツク絶縁体を間に挟ん
    で相対向して配置され、第１の導電体が第２の導
    電体よりもセラミツク基体に近い位置に配置され
    るとともに、最もセラミツク基体から遠い位置に
    形成されたセラミツク絶縁体上には電気デバイス
    が接続される第１、第２の接続ランドが形成さ
    れ、第１の導電体と第１の接続ランドが複数のセ
    ラミツク絶縁体を挟んで互いに電気的に接続さ
    れ、第２の導電体と第２の接続ランドが少なくと
    も１つのセラミツク絶縁体を挟んで互いに電気的
    に接続され、第１の接続ランドと第２の接続ラン
    ド間に、第１の導電体を第２の導電体とによつて
    静電容量部が形成された多層セラミツク基板にお
    いて、第２の導電体と、第２の接続ランドが相対
    向して配置され、第２の導電体は第２の接続ラン
    ドに対向する面の面積が、第２の接続ランドの第
    ２の導電体に対向する面の面積よりも大きく形成
    され、その形状が第２の接続ランドの形状を含む
    形に形成され、さらに、第１の接続ランドに相対
    向し、かつ、第２の導電体と同層に、第１の導電
    体と電気的に接続された第３の導電体が形成さ
    れ、第３の導電体は第１の接続ランドの対向する
    面の面積が第１の接続ランドの第３の導電体に対
    向する面の面積よりも大きく形成されることを特
    徴とする多層セラミツク基板。
JP56093877A 1981-06-19 1981-06-19 Multilayer circuit board Granted JPS57210688A (en)

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JP56093877A JPS57210688A (en) 1981-06-19 1981-06-19 Multilayer circuit board
DE3222938A DE3222938C2 (de) 1981-06-19 1982-06-18 Vielschicht-Keramikplatte mit mindestens einem darin gebildeten Kondensator

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Publications (2)

Publication Number Publication Date
JPS57210688A JPS57210688A (en) 1982-12-24
JPS628040B2 true JPS628040B2 (ja) 1987-02-20

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Publication number Publication date
JPS57210688A (en) 1982-12-24
DE3222938A1 (de) 1983-01-05
DE3222938C2 (de) 1986-01-09

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