JPS628040B2 - - Google Patents
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- JPS628040B2 JPS628040B2 JP56093877A JP9387781A JPS628040B2 JP S628040 B2 JPS628040 B2 JP S628040B2 JP 56093877 A JP56093877 A JP 56093877A JP 9387781 A JP9387781 A JP 9387781A JP S628040 B2 JPS628040 B2 JP S628040B2
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
- H05K3/4667—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders characterized by using an inorganic intermediate insulating layer
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Description
【発明の詳細な説明】
本発明は多層配線基板に関するものである。電
気回路配線の高密度化を図る手段として焼結処理
前のセラミツク板(以下グリーンシートと称す
る)上に、導体層とセラミツク絶縁層を印刷法な
どにより、順次積層した後、高温熱処理により一
度に焼結し、高密度多層配線基板を形成する湿式
多層配線基板がある。この湿式多層基板の一例を
第1、第2図に示す。第1図は基板の断面図であ
る。第1図において、1はセラミツク基体(焼結
前はグリーンシート)、2,3,4,5はセラミ
ツク絶縁体であり、それらの間にはタングステン
などの金属による導体6,7が配線されている。
9,10は最上部層(表面層)に形成された導体
で部品取付用などに用いられる外部電極である。
各導体6,7,9,10はスルホース導体11で
適宜接続されており、基板として配線回路を形成
している。この多層配線基板ではセラミツク絶縁
体2,3,4,5を誘電体として利用することに
より導体6,7間でコンデンサを形成することが
可能であり、多層配線基板内にコンデンサを集積
内蔵化することが行なわれている。第1図の例で
は外部電極9,10間には内部導体6と7でコン
デンサが形成されている。第2図は基板の上面図
を示すものであり、外部電極9,10には外付け
部品12,13が接続されている。ここではチツ
プコンデンサ12、チツプ抵抗13が接続されて
いる。14,15はチツプコンデンサ12の電極
部であり、外部電極9,10にそれぞれ接続され
ている。また16はチツプ抵抗13の電極であ
り、外部電極10に接続されている。このような
構造の多層基板では下記のような問題がある。第
1の問題点は絶縁層5が非常に薄い(30μm程
度)ため、第1図に示すようにチツプコンデンサ
12の電極14と上部導体7の間でストレー容量
17が形成されてしまうことにある。通常、スト
レー容量17はチツプコンデンサ12の布線バラ
ツキにより大きく変化し、容量精度の劣化原因と
なる。
気回路配線の高密度化を図る手段として焼結処理
前のセラミツク板(以下グリーンシートと称す
る)上に、導体層とセラミツク絶縁層を印刷法な
どにより、順次積層した後、高温熱処理により一
度に焼結し、高密度多層配線基板を形成する湿式
多層配線基板がある。この湿式多層基板の一例を
第1、第2図に示す。第1図は基板の断面図であ
る。第1図において、1はセラミツク基体(焼結
前はグリーンシート)、2,3,4,5はセラミ
ツク絶縁体であり、それらの間にはタングステン
などの金属による導体6,7が配線されている。
9,10は最上部層(表面層)に形成された導体
で部品取付用などに用いられる外部電極である。
各導体6,7,9,10はスルホース導体11で
適宜接続されており、基板として配線回路を形成
している。この多層配線基板ではセラミツク絶縁
体2,3,4,5を誘電体として利用することに
より導体6,7間でコンデンサを形成することが
可能であり、多層配線基板内にコンデンサを集積
内蔵化することが行なわれている。第1図の例で
は外部電極9,10間には内部導体6と7でコン
デンサが形成されている。第2図は基板の上面図
を示すものであり、外部電極9,10には外付け
部品12,13が接続されている。ここではチツ
プコンデンサ12、チツプ抵抗13が接続されて
いる。14,15はチツプコンデンサ12の電極
部であり、外部電極9,10にそれぞれ接続され
ている。また16はチツプ抵抗13の電極であ
り、外部電極10に接続されている。このような
構造の多層基板では下記のような問題がある。第
1の問題点は絶縁層5が非常に薄い(30μm程
度)ため、第1図に示すようにチツプコンデンサ
12の電極14と上部導体7の間でストレー容量
17が形成されてしまうことにある。通常、スト
レー容量17はチツプコンデンサ12の布線バラ
ツキにより大きく変化し、容量精度の劣化原因と
なる。
つぎに第2の問題点は外部電極10と下部導体
6の間でストレー容量18が形成され、このスト
レー容量18が外部電極10の印刷時におけるに
じみ、位置ずれ等によつて大きく容量が変動する
ことである。
6の間でストレー容量18が形成され、このスト
レー容量18が外部電極10の印刷時におけるに
じみ、位置ずれ等によつて大きく容量が変動する
ことである。
とくに外部電極9,10を湿式多層法により形
成する場合よりも外部電極9,10を除いて、湿
式多層基板を先に焼結し、その後印刷により外部
電極9,10のみを低温で処理できるAg−Pdや
Ag−Pfなどの乾式厚膜導体で形成した場合に
は、外部電極9,10と導体6,7との相対的な
位置がずれ外部電極9,10と内部導体6,7間
の容量値が大きく変動する。
成する場合よりも外部電極9,10を除いて、湿
式多層基板を先に焼結し、その後印刷により外部
電極9,10のみを低温で処理できるAg−Pdや
Ag−Pfなどの乾式厚膜導体で形成した場合に
は、外部電極9,10と導体6,7との相対的な
位置がずれ外部電極9,10と内部導体6,7間
の容量値が大きく変動する。
このように従来の湿式多層配線基板では表面導
体9,10の印刷時における位置ずれ、または外
付け電気デバイスの取付条件によつてストレー容
量17,18の値が変動するため、容量精度の高
いコンデンサを形成できない欠点がある。
体9,10の印刷時における位置ずれ、または外
付け電気デバイスの取付条件によつてストレー容
量17,18の値が変動するため、容量精度の高
いコンデンサを形成できない欠点がある。
本発明の目的は、上記した従来技術の欠点をな
くし、容量精度の高いコンデンサが得られる多層
セラミツク基板を提供することにある。
くし、容量精度の高いコンデンサが得られる多層
セラミツク基板を提供することにある。
上記の目的を達成するため本発明では、多層配
線基板内に形成するコンデンサの外部電極の下部
に外部電極パターン形状よりも大きい導体を形成
し、コンデンサの容量値が外部電極の影響を受け
ないようにし、外部電極よりも大きい導体と下部
導体層間でコンデンサを形成するようにする。こ
のようにすることによつて外部電極の印刷時にお
けるにじみ、位置ずれ、さらに外部外付け部品に
よる布線バラツキに無関係にし、外部電極と導体
層問にできるストレー容量の容量値のばらつきを
小さくする。
線基板内に形成するコンデンサの外部電極の下部
に外部電極パターン形状よりも大きい導体を形成
し、コンデンサの容量値が外部電極の影響を受け
ないようにし、外部電極よりも大きい導体と下部
導体層間でコンデンサを形成するようにする。こ
のようにすることによつて外部電極の印刷時にお
けるにじみ、位置ずれ、さらに外部外付け部品に
よる布線バラツキに無関係にし、外部電極と導体
層問にできるストレー容量の容量値のばらつきを
小さくする。
以下、本発明の詳細を具体的実施例を用いて説
明する。第3図、第4図に本発明の実施例を示
す。第3図は本発明による多層基板の上面図、第
4図はその断面図である。コンデンサの2つの電
極として内部導体6,7が形成されている。とく
に上部導体7のパターン形状は外部電極10より
もわずかに大きく形成される。また下部導体6の
パターン形状は上部導体7との間で所定の容量値
が得られるような対向面積をもつように定められ
る。
明する。第3図、第4図に本発明の実施例を示
す。第3図は本発明による多層基板の上面図、第
4図はその断面図である。コンデンサの2つの電
極として内部導体6,7が形成されている。とく
に上部導体7のパターン形状は外部電極10より
もわずかに大きく形成される。また下部導体6の
パターン形状は上部導体7との間で所定の容量値
が得られるような対向面積をもつように定められ
る。
次に下部導体6と等電位の外部電極(接続ラン
ド)9の下部にも、上部導体7と同層に、外部電
極9よりもわずかに大きなパターン形状の補助導
体8が形成される。
ド)9の下部にも、上部導体7と同層に、外部電
極9よりもわずかに大きなパターン形状の補助導
体8が形成される。
以上の構成により、上部導体7と下部導体6と
の間には所定の容量値をもつコンデンサが形成さ
れるが上部導体7が外部電極(接続ランド)10
よりも大きく形成されているため、外部電極10
は上部導体7によつてシールドされ、外部電極1
0と下部導体6との間にはストレー容量が形成さ
れない。また外部電極9よりも補助導体8が大き
く形成されているため、外部電極9は補助導体8
によつてシールドされ、外部電極9と上部導体7
との間にストレー容量が形成されない。なお、補
助導体8と上部導体7との間にはストレー容量1
9が形成されるが、このストレー容量19は同一
層内に形成された補助導体8と上部導体7の間で
形成されているため、補助導体8、上部導体7を
印刷等により形成する際に位置ずれを生じても、
同一の方向に位置ずれを起し、その容量値にほと
んどばらつきを生じない。それ故上部導体7と下
部導体6でコンデンサを形成する際に、その容量
値にストレー容量19の容量値を見込んでおけ
ば、上部導体7と下部導体6及び補助導体8とに
よりあらかじめ定められた容量値をもつコンデン
サを形成できる。
の間には所定の容量値をもつコンデンサが形成さ
れるが上部導体7が外部電極(接続ランド)10
よりも大きく形成されているため、外部電極10
は上部導体7によつてシールドされ、外部電極1
0と下部導体6との間にはストレー容量が形成さ
れない。また外部電極9よりも補助導体8が大き
く形成されているため、外部電極9は補助導体8
によつてシールドされ、外部電極9と上部導体7
との間にストレー容量が形成されない。なお、補
助導体8と上部導体7との間にはストレー容量1
9が形成されるが、このストレー容量19は同一
層内に形成された補助導体8と上部導体7の間で
形成されているため、補助導体8、上部導体7を
印刷等により形成する際に位置ずれを生じても、
同一の方向に位置ずれを起し、その容量値にほと
んどばらつきを生じない。それ故上部導体7と下
部導体6でコンデンサを形成する際に、その容量
値にストレー容量19の容量値を見込んでおけ
ば、上部導体7と下部導体6及び補助導体8とに
よりあらかじめ定められた容量値をもつコンデン
サを形成できる。
また、補助導体を十分に大きく形成しておくこ
とにより、外部電極9に接続された外付け部品
(電気デバイス)12の電極14と上部導体7と
の間に形成されるストレー容量の発生を防止でき
る。
とにより、外部電極9に接続された外付け部品
(電気デバイス)12の電極14と上部導体7と
の間に形成されるストレー容量の発生を防止でき
る。
したがつて、従来問題とされていた外付け部品
の布線バラツキによるストレー容量17および外
部電極10と下部導体7間のストレー容量18等
の影響がなくなり、容量値のばらつきがきわめて
小さくなる。
の布線バラツキによるストレー容量17および外
部電極10と下部導体7間のストレー容量18等
の影響がなくなり、容量値のばらつきがきわめて
小さくなる。
以上説明したように、本発明によれば、外部電
極に接続された上部導体が外部電極より大きく形
成され、外部電極が上部導体により下部導体に対
しシールドされるため、外部電極と下部導体間に
ストレー容量が形成されず、上部導体と下部導体
によつて形成されるコンデンサの容量値のばらつ
きが小さい。
極に接続された上部導体が外部電極より大きく形
成され、外部電極が上部導体により下部導体に対
しシールドされるため、外部電極と下部導体間に
ストレー容量が形成されず、上部導体と下部導体
によつて形成されるコンデンサの容量値のばらつ
きが小さい。
また、本発明によれば、上部導体と同じ層内
に、下部導体に接続され、かつ下部導体に接続さ
れた外部電極より大きく形成された補助導体が配
置され、下部導体に接続された外部電極が上部導
体に対し、補助導体によつてシールドされるた
め、下部導体に接続された外部電極と上部導体と
の間にストレー容量が形成されなくなり、さら
に、下部導体に接続された外部電極に接続された
外部外付け部品の電極と上部導体との間に接続さ
れるストレー容量の発生を防止することができ、
上部導体と下部導体間に形成されるコンデンサの
容量値を所定の値に形成することができる。
に、下部導体に接続され、かつ下部導体に接続さ
れた外部電極より大きく形成された補助導体が配
置され、下部導体に接続された外部電極が上部導
体に対し、補助導体によつてシールドされるた
め、下部導体に接続された外部電極と上部導体と
の間にストレー容量が形成されなくなり、さら
に、下部導体に接続された外部電極に接続された
外部外付け部品の電極と上部導体との間に接続さ
れるストレー容量の発生を防止することができ、
上部導体と下部導体間に形成されるコンデンサの
容量値を所定の値に形成することができる。
第1図、第2図は従来の多層配線基板の断面
図、およびその導体パターンの平面図、第3図、
第4図は本発明による多層セラミツク基板の実施
例の導体パターンの平面図およびその断面図であ
る。 1……セラミツク基板、2,3,4,5……セ
ラミツク絶縁層、6……上部導体、7……下部導
体、8……補助導体、9,10……外部電極。
図、およびその導体パターンの平面図、第3図、
第4図は本発明による多層セラミツク基板の実施
例の導体パターンの平面図およびその断面図であ
る。 1……セラミツク基板、2,3,4,5……セ
ラミツク絶縁層、6……上部導体、7……下部導
体、8……補助導体、9,10……外部電極。
Claims (1)
- 【特許請求の範囲】 1 セラミツク基体上に、複数のセラミツクの絶
縁体層が形成され、第1の導電体と第2の導電体
が少なくとも1層のセラミツク絶縁体を間に挟ん
で相対向して配置され、第1の導電体が第2の導
電体よりもセラミツク基体に近い位置に配置され
るとともに、最もセラミツク基体から遠い位置に
形成されたセラミツク絶縁体上には電気デバイス
が接続される第1、第2の接続ランドが形成さ
れ、第1の導電体と第1の接続ランドが複数のセ
ラミツク絶縁体を挟んで互いに電気的に接続さ
れ、第2の導電体と第2の接続ランドが少なくと
も1つのセラミツク絶縁体を挟んで互いに電気的
に接続され、第1の接続ランドと第2の接続ラン
ド間に、第1の導電体と第2の導電体とによつて
静電容量部が形成された多層セラミツク基板にお
いて、第2の導電体と、第2の接続ランドが相対
向して配置され、第2の導電体は第2の接続ラン
ドに対向する面の面積が、第2の接続ランドの第
2の導電体に対向する面の面積よりも大きく形成
され、その形状が第2の接続ランドの形状を含む
形に形成されていることを特徴とする多層セラミ
ツク基板。 2 セラミツク基板上に、複数のセラミツクの絶
縁体層が形成され、第1の導電体と第2の導電体
が少なくとも1層のセラミツク絶縁体を間に挟ん
で相対向して配置され、第1の導電体が第2の導
電体よりもセラミツク基体に近い位置に配置され
るとともに、最もセラミツク基体から遠い位置に
形成されたセラミツク絶縁体上には電気デバイス
が接続される第1、第2の接続ランドが形成さ
れ、第1の導電体と第1の接続ランドが複数のセ
ラミツク絶縁体を挟んで互いに電気的に接続さ
れ、第2の導電体と第2の接続ランドが少なくと
も1つのセラミツク絶縁体を挟んで互いに電気的
に接続され、第1の接続ランドと第2の接続ラン
ド間に、第1の導電体を第2の導電体とによつて
静電容量部が形成された多層セラミツク基板にお
いて、第2の導電体と、第2の接続ランドが相対
向して配置され、第2の導電体は第2の接続ラン
ドに対向する面の面積が、第2の接続ランドの第
2の導電体に対向する面の面積よりも大きく形成
され、その形状が第2の接続ランドの形状を含む
形に形成され、さらに、第1の接続ランドに相対
向し、かつ、第2の導電体と同層に、第1の導電
体と電気的に接続された第3の導電体が形成さ
れ、第3の導電体は第1の接続ランドの対向する
面の面積が第1の接続ランドの第3の導電体に対
向する面の面積よりも大きく形成されることを特
徴とする多層セラミツク基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56093877A JPS57210688A (en) | 1981-06-19 | 1981-06-19 | Multilayer circuit board |
DE3222938A DE3222938C2 (de) | 1981-06-19 | 1982-06-18 | Vielschicht-Keramikplatte mit mindestens einem darin gebildeten Kondensator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56093877A JPS57210688A (en) | 1981-06-19 | 1981-06-19 | Multilayer circuit board |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57210688A JPS57210688A (en) | 1982-12-24 |
JPS628040B2 true JPS628040B2 (ja) | 1987-02-20 |
Family
ID=14094697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56093877A Granted JPS57210688A (en) | 1981-06-19 | 1981-06-19 | Multilayer circuit board |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS57210688A (ja) |
DE (1) | DE3222938C2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59175784A (ja) * | 1983-03-25 | 1984-10-04 | 松下電器産業株式会社 | 印刷回路板 |
US4791391A (en) * | 1983-03-30 | 1988-12-13 | E. I. Du Pont De Nemours And Company | Planar filter connector having thick film capacitors |
US4616290A (en) * | 1983-04-19 | 1986-10-07 | Murata Manufacturing Co., Ltd. | Electric double layer capacitor |
US5576925A (en) * | 1994-12-27 | 1996-11-19 | General Electric Company | Flexible multilayer thin film capacitors |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54122348U (ja) * | 1978-02-16 | 1979-08-27 | ||
FR2489592A1 (fr) * | 1980-09-02 | 1982-03-05 | Thomson Csf | Micro-boitier ceramique d'encapsulation de circuit electronique |
-
1981
- 1981-06-19 JP JP56093877A patent/JPS57210688A/ja active Granted
-
1982
- 1982-06-18 DE DE3222938A patent/DE3222938C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS57210688A (en) | 1982-12-24 |
DE3222938A1 (de) | 1983-01-05 |
DE3222938C2 (de) | 1986-01-09 |
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