JP3940582B2 - 容量素子内蔵配線基板 - Google Patents
容量素子内蔵配線基板 Download PDFInfo
- Publication number
- JP3940582B2 JP3940582B2 JP2001330079A JP2001330079A JP3940582B2 JP 3940582 B2 JP3940582 B2 JP 3940582B2 JP 2001330079 A JP2001330079 A JP 2001330079A JP 2001330079 A JP2001330079 A JP 2001330079A JP 3940582 B2 JP3940582 B2 JP 3940582B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitive element
- electrode layer
- element electrode
- layer
- peripheral edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の属する技術分野】
本発明は、主として発振回路やフィルタ回路等を形成するための配線基板として使用される容量素子内蔵配線基板に関するものである。
【0002】
【従来の技術】
発振回路やフィルタ回路等を形成するための基板として使用される配線基板として、複数の誘電体層および配線導体層を積層するとともに、その誘電体層の一部を挟んで対向する容量素子電極層が形成されて成る容量素子内蔵配線基板が知られている。
【0003】
この容量素子内蔵配線基板において、一般に、誘電体層は、ガラスセラミックス焼結体・酸化アルミニウム質焼結体等のセラミック材料や、エポキシ樹脂をガラスクロスに含浸させた有機系材料や、セラミックフィラーを有機樹脂中に分散させた複合材料等により形成され、また配線導体層および電極層は、銅・銀・タングステン等の金属粉末メタライズや銅箔・銅めっき層等の金属材料により形成される。
【0004】
また、このような容量素子内蔵配線基板は、例えば、誘電体層がガラスセラミックス焼結体から成る場合であれば、ホウ珪酸ガラス等のガラス粉末と酸化アルミニウム等のセラミック粉末とを有機溶剤・バインダとともにシート状に成形して成る複数のグリーンシートの表面に、銅・銀等の金属ペーストを所定の配線導体層および容量素子電極層のパターンに印刷塗布し、容量素子電極層となる金属ペーストが誘電体層となるグリーンシートを挟んで対向するようにしてグリーンシートを積層し、焼成することにより製作される。
【0005】
そして、配線導体層の露出表面を外部電気回路基板の回路配線に半田等を介して接続することにより、容量素子内蔵配線基板が、外部電気回路において発振回路やフィルタ回路として作動することとなる。
【0006】
従来、このような容量素子内蔵配線基板においては、複数の誘電体層および配線導体層を積層し、その誘電体層の一部を挟んで対向する容量素子電極層を形成する場合は、例えば、金属ペーストを印刷塗布したグリーンシートを積層する場合においては、いずれかの容量素子電極層が所定の位置からずれて積層される、いわゆる積層ずれを起こすと、この積層ずれにより対向する容量素子電極層の間に発生する静電容量値がばらつき、高精度の静電容量値が得られなくなるという問題があった。
【0007】
従って、従来、一般的には、図2に要部断面図で示すように、面積が異なる容量素子電極層12および13を採用し、容量素子電極層12・13間に積層ずれが生じても、面積の小さい方の容量素子電極層13が、必ず面積の大きい方の容量素子電極層12の内側に収まるようにして、容量素子電極層12・13同士の対向する面積、つまり対向する容量素子電極層12・13の間の静電容量の変化を抑える手法がとられていた。なお、図2において11は誘電体層である。
【0008】
【発明が解決しようとする課題】
しかしながら、近年、容量素子内蔵配線基板においては小型化、特に低背化が強く要求されるようになってきているため、容量素子内蔵配線基板を形成する各誘電体層も、その厚みを非常に薄くすることが必要となってきている。これに対し、誘電体層を薄くした場合には、容量素子電極層の対向する面積の変化を抑えたとしても、面積の大きな容量素子電極層のうち面積の小さな容量素子電極層と対向していない外縁部分から面積の小さな容量素子電極層にかけて電気力線が回り込むことによって生じる余分な静電容量成分の影響が非常に大きくなり、静電容量値が所定の値からずれてしまうという問題が新たに発生するようになってきた。
【0009】
また、容量素子電極層の積層ずれにより、配線導体層の容量素子電極層への投影面積が変化する。この変化によっても、内蔵容量素子の静電容量値のばらつきが引き起こされることになり、特に小面積の容量素子電極層の面積が小さくなるにつれて、静電容量値のばらつきも大きくなるという問題があった。
【0010】
そこで、本発明の課題は、特に小型化・低背化の著しい近年の容量素子内蔵配線基板において、容量素子電極層の積層ずれが生じても、静電容量値のばらつきが小さい容量素子内蔵配線基板を提供することにある。
【0011】
【課題を解決するための手段】
本発明の容量素子内蔵配線基板は、複数の誘電体層および配線導体層を積層するとともに、前記誘電体層の一部を挟んで対向する容量素子電極層が形成されて成る容量素子内蔵配線基板において、前記容量素子電極層は、前記誘電体層の一部を挟んでそれぞれ異なる層間に配置され、一方の容量素子電極層の外周縁が他方の容量素子電極層の外周縁よりも外側に位置するようにして形成されるとともに、前記他方の容量素子電極層と同じ層間に前記一方の容量素子電極層と前記誘電体層を貫通する貫通導体を介して接続された枠状の補助容量素子電極層が、前記他方の容量素子電極層を取り囲み、かつ内周縁が前記一方の容量素子電極層の前記外周縁の内側に位置するようにして形成されていることを特徴とするものである。
【0012】
本発明の容量素子内蔵配線基板によれば、容量素子電極層は、前記誘電体層の一部を挟んでそれぞれ異なる層間に配置され、一方の容量素子電極層の外周縁が他方の容量素子電極層の外周縁よりも外側に位置するようにして形成されるとともに、前記他方の容量素子電極層と同じ層間に前記一方の容量素子電極層と前記誘電体層を貫通する貫通導体を介して接続された枠状の補助容量素子電極層が、前記他方の容量素子電極層を取り囲み、かつ内周縁が前記一方の容量素子電極層の前記外周縁の内側に位置するようにして形成されていることから、一方の容量素子電極層と他方の容量素子電極層との対向する面積を常に一定に保つことができるとともに、積層ずれを生じたとしても、補助容量素子電極層と他方の容量素子電極層とは同じ層間にあることから両者の位置関係がずれることはなく、この間隔は変動しないため、他方の容量素子電極層と補助容量素子電極層との間に確実に一定の静電容量を生じさせることができ、内蔵容量素子全体として静電容量の値を常に一定に維持することができる。
【0013】
【発明の実施の形態】
次に、本発明を添付の図面に基づき詳細に説明する。
【0014】
図1は、本発明の容量素子内蔵配線基板の実施の形態の一例を示す要部断面図である。図1において、1は誘電体層、2は一方の容量素子電極層、3は一方の容量素子電極層2に対向する他方の容量素子電極層、4は補助容量素子電極層、5は貫通導体、6は配線導体層であり、これらの誘電体層1・一方の容量素子電極層2・他方の容量素子電極層3・補助容量素子電極層4・貫通導体5および配線導体層6により容量素子内蔵配線基板が形成される。なお、一方の容量素子電極層2と補助容量素子電極層4とは、貫通導体5により電気的に接続され同電位となる。
【0015】
誘電体層1は、ガラスセラミックス焼結体・酸化アルミニウム質焼結体等のセラミック材料や、エポキシ樹脂をガラスクロスに含浸させた有機系材料や、セラミックフィラーを有機樹脂中に分散させた複合材料等により形成される。
【0016】
誘電体層1は、例えばガラスセラミックス焼結体から成る場合であれば、ホウ珪酸ガラス等のガラス粉末と酸化アルミニウム等のセラミック粉末とを有機溶剤・バインダとともにシート状に成形し複数枚のグリーンシートを得て、これに適当な孔あけ加工を施すとともに上下に積層し、約1000℃で焼成することにより製作される。
【0017】
一方の容量素子電極層2および他方の容量素子電極層3は、配線基板の内蔵容量素子を形成するための対向電極として機能し、銅・銀・タングステン等の金属粉末メタライズや、銅箔・銅めっき層等の金属材料により形成され、例えば、誘電体層1がガラスセラミックス焼結体から成る場合であれば、銅・銀等の金属粉末に有機溶剤・バインダを添加して得た金属ペーストを誘電体層1となるグリーンシートの表面に所定パターンに印刷塗布しておくことにより形成される。
【0018】
この場合、一方の容量素子電極層2の外周縁を他方の容量素子電極層3の外周縁よりも外側に位置するようにして形成する。
【0019】
一方の容量素子電極層2の外周縁が他方の容量素子電極層3の外周縁よりも外側に位置することにより、いずれかの容量素子電極層に積層ずれを生じたとしても、一方の容量素子電極層2と他方の容量素子電極層3との対向する面積を常に一定とすることができ、この対向する面積に応じて生じる静電容量の値を一定に維持することができる。
【0020】
また、本発明の容量素子内蔵配線基板においては、他方の容量素子電極層3と同じ層間に、一方の容量素子電極層2と誘電体層1の一部を挟んで異なる層間に配置され、誘電体層1を貫通する貫通導体5を介して接続された枠状の補助容量素子電極層4を、他方の容量素子電極層3を取り囲み、かつその内周縁が一方の容量素子電極層2の外周縁の内側に位置するようにして形成しておくことが重要である。
【0021】
この補助容量素子電極層4は、他方の容量素子電極層3との間で一定の静電容量を形成する機能を有している。
【0022】
本発明によれば、この場合、一方の容量素子電極層2と補助容量素子電極層4とが誘電体層1の一部を挟んで異なる層間に配置され、誘電体層1を貫通する貫通導体5を介して接続され同電位であることから、他方の容量素子電極層3の外周部と補助容量素子電極層4の内周部とで電気力線を結び静電容量を得ることができる。よって、一方の容量素子電極層2のうち他方の容量素子電極層3と対向していない部位と他方の容量素子電極層3とが誘電体層1を介して最短距離で結ばれることがなくなり、積層ずれによる最短距離の変動がなく、一方の容量素子電極層2と他方の容量素子電極層3との間で余分な静電容量成分が生じることを効果的に防ぐことができ、静電容量の変動が生じないものとすることができる。
【0023】
また同時に、この補助容量素子電極層4は、他方の容量素子電極層3と同じ層間に形成され、後述するように他方の容量素子電極層3と同時に印刷すること等により形成することができるため、他方の容量素子電極層3との間で位置ずれを生じることはなく、その内周縁と他方の容量素子電極層3の外周縁との間の距離、つまり補助容量素子電極層4と他方の容量素子電極層3との間で生じる静電容量は確実に一定の静電容量値とすることができる。
【0024】
なお、補助容量素子電極層4は、他方の容量素子電極層3を取り囲むようにして枠状に形成しておく必要がある。これは、積層ずれの方向性に関わらず静電容量値を安定させるためである。
【0025】
また補助容量素子電極層4は、その内周縁が一方の容量素子電極層2の外周縁の内側に位置するようにして形成する必要がある。これは、補助容量素子電極層4と他方の容量素子電極層3との間で効果的に静電容量を生じさせるためであり、補助容量素子電極層4の内周縁が一方の容量素子電極層2の外周縁と同じ位置またはそれよりも外側に位置するようになると、補助容量素子電極層4と他方の容量素子電極層3との間の距離が大きくなりすぎ、それらの間で効果的に静電容量を得ることができなくなり、一方の容量素子電極層2と他方の容量素子電極層3との間で余分な静電容量成分が生じるのを防止することができなくなるためである。
【0026】
このような補助容量素子電極層4は、一方の容量素子電極層2や他方の容量素子電極層3と同様に、銅・銀・タングステン等の金属粉末メタライズや、銅箔・銅めっき層等の金属材料により形成され、例えば、銅・銀等の金属粉末に有機溶剤・バインダを添加して得た金属ペーストを誘電体層1となるグリーンシートのうち他方の容量素子電極層3となる金属ペーストが印刷されるグリーンシートの表面に、他方の容量素子電極層3を枠状に囲むようにして印刷塗布しておくことにより形成される。この場合、他方の容量素子電極層3となる金属ペーストと補助容量素子電極層4となる金属ペーストとは、同じものを用いることができるため一つの製版で同時に印刷塗布することができ、両者間に位置ずれを生じることはない。
【0027】
これらの一方の容量素子電極層2と補助容量素子電極層4との電気的接続は、例えば、誘電体層1に形成した貫通導体5を介して行なわれる。
【0028】
この貫通導体5は、誘電体層1となるグリーンシートにあらかじめ孔あけ加工を施すとともに、各容量素子電極層2・3と同様の金属ペーストを印刷充填しておくことにより形成される。
【0029】
このように一方の容量素子電極層2と補助容量素子電極層4との電気的接続を貫通導体5を介して行なう場合は、貫通導体5は枠状の補助容量素子電極層4の全周にわたって、ほぼ等間隔となるようにして複数設けておくことが好ましい。これにより一方の容量素子電極層2と補助容量素子電極層4とをより一層確実に同電位とすることができ、補助容量素子電極層4と他方の容量素子電極層3との間に生じる静電容量値をより一層確実に一定の値とすることができる。
【0030】
なお、他方の容量素子電極層3の外周縁と補助容量素子電極層4の内周縁との間の距離は、各容量素子電極層2・3の全周にわたって等距離となるようにしておくことが好ましい。これは、等距離にすることで、その間に生じる静電容量値を位置に寄らず一定にすることができるため、内蔵容量素子全体の静電容量値を安定することができるためである。
【0031】
また、一方の容量素子電極層2および他方の容量素子電極層3は、通常、ほぼ四角形状のいわゆるベタ塗りパターンであるが、その角部に、容量素子電極層2および3の幅の5%〜10%程度の長さを持つ曲率半径の丸みを設けておくと、誘電体層1に対する被着強度を向上させることができ、容量素子内蔵配線基板としての信頼性をより一層優れたものとすることができるので、好ましい。
【0032】
配線導体層6は、内蔵した容量素子の電極を外部に導出・接続する導電路として機能し、通常、一方の容量素子電極層2や他方の容量素子電極層3と同様の材料から成り、例えば、銅・銀・タングステン等の金属粉末メタライズや、銅箔・銅めっき層等の金属材料により形成され、例えば、銅・銀等の金属粉末に有機溶剤・バインダを添加して得た金属ペーストを誘電体層1となるグリーンシートの表面に所定の回路状パターンに印刷塗布しておくことにより形成される。
【0033】
これらの一方の容量素子電極層2・他方の容量素子電極層3・補助容量素子電極層4および配線導体層6は、その露出する表面にニッケル・金等の耐食性の良好な金属から成るめっき層を、例えば、厚みが1μm〜10μm程度のニッケルめっき層/厚みが0.03μm〜3μm程度の金めっき層の順に被着させておくことが好ましい。
【0034】
以上により本発明の容量素子内蔵配線基板が形成され、配線導体層6の露出表面の一部に半導体素子等の電子部品を接続することにより外部電気回路に半田等を介して接続することによって、内蔵した容量素子と外部電気回路とが電気的に接続され、容量素子内蔵配線基板が外部電気回路とともに発振回路やフィルタ回路として作動することとなる。
【0035】
なお、本発明の容量素子内蔵基板は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々に変形することができる。特に、枠状の補助容量素子電極層4の形状は、上記の要件を満たしているものであれば任意の形状を採用することができる。
【0036】
また、一方の容量素子電極層2・他方の容量素子電極層3および補助容量素子電極層4は、これら全部が積層された誘電体層1の内部に位置するようにして形成される必要はなく、一方の容量素子電極層2が、または他方の容量素子電極層3および補助容量素子電極層4が外表面に露出するようにして形成されてもよい。
【0037】
また、一方の容量素子電極層2と補助容量素子電極層4との導通は、貫通導体5で行なうものに限らず、誘電体層1の外表面の側面にいわゆるキャスタレーション導体等の側面導体層を形成し、この側面導体層と配線導体層6とを介して導通させるようにしてもよい。
【0038】
【発明の効果】
本発明の容量素子内蔵配線基板によれば、容量素子電極層は、前記誘電体層の一部を挟んでそれぞれ異なる層間に配置され、一方の容量素子電極層の外周縁が他方の容量素子電極層の外周縁よりも外側に位置するようにして形成されるとともに、前記他方の容量素子電極層と同じ層間に前記一方の容量素子電極層と前記誘電体層を貫通する貫通導体を介して接続された枠状の補助容量素子電極層が、前記他方の容量素子電極層を取り囲み、かつ内周縁が前記一方の容量素子電極層の前記外周縁の内側に位置するようにして形成されていることから、一方の容量素子電極層と他方の容量素子電極層との対向する面積を常に一定に保つことができるとともに、積層ずれを生じたとしても、補助容量素子電極層と他方の容量素子電極層とは同じ層間にあることから両者の位置関係がずれることはなく、この間隔は変動しないため、他方の容量素子電極層の外周縁と補助容量素子電極層の内周縁との間に生じる静電容量は変動しないため、他方の容量素子電極層と補助容量素子電極層との間に確実に一定の静電容量を生じさせることができ、内蔵容量素子全体として静電容量の値を常に一定に維持することができる。
【0039】
以上により、本発明によれば、小型化・低背化の著しい近年の容量素子内蔵配線基板において、容量素子電極層の積層ずれが生じても、静電容量値のばらつきが小さい容量素子内蔵配線基板を提供することができる。
【図面の簡単な説明】
【図1】本発明の容量素子内蔵配線基板の実施の形態の一例を示す要部断面図である。
【図2】従来の容量素子内蔵配線基板の一例を示す要部断面図である。
【符号の説明】
1・・・誘電体層
2・・・一方の容量素子電極層
3・・・他方の容量素子電極層
4・・・補助容量素子電極層
5・・・貫通導体
6・・・配線導体層
Claims (1)
- 複数の誘電体層および配線導体層を積層するとともに、前記誘電体層の一部を挟んで対向する容量素子電極層が形成されて成る容量素子内蔵配線基板において、前記容量素子電極層は、前記誘電体層の一部を挟んでそれぞれ異なる層間に配置され、一方の容量素子電極層の外周縁が他方の容量素子電極層の外周縁よりも外側に位置するようにして形成されるとともに、前記他方の容量素子電極層と同じ層間に前記一方の容量素子電極層と前記誘電体層を貫通する貫通導体を介して接続された枠状の補助容量素子電極層が、前記他方の容量素子電極層を取り囲み、かつ内周縁が前記一方の容量素子電極層の前記外周縁の内側に位置するようにして形成されていることを特徴とする容量素子内蔵配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001330079A JP3940582B2 (ja) | 2001-10-29 | 2001-10-29 | 容量素子内蔵配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001330079A JP3940582B2 (ja) | 2001-10-29 | 2001-10-29 | 容量素子内蔵配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003133744A JP2003133744A (ja) | 2003-05-09 |
JP3940582B2 true JP3940582B2 (ja) | 2007-07-04 |
Family
ID=19145867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001330079A Expired - Fee Related JP3940582B2 (ja) | 2001-10-29 | 2001-10-29 | 容量素子内蔵配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3940582B2 (ja) |
-
2001
- 2001-10-29 JP JP2001330079A patent/JP3940582B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003133744A (ja) | 2003-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10283269B2 (en) | Multilayer ceramic capacitor and multilayer ceramic capacitor mount structure | |
US8879234B2 (en) | Laminated ceramic electronic component | |
US10984939B2 (en) | Multilayer coil component | |
JP2011029522A (ja) | 多層配線基板 | |
US9230740B2 (en) | Multilayer ceramic electronic part to be embedded in board and printed circuit board having multilayer ceramic electronic part embedded therein | |
KR20120122590A (ko) | 칩형 코일 부품 | |
JP2017108057A (ja) | 積層セラミックコンデンサ | |
US9236184B2 (en) | Monolithic ceramic electronic component and method for manufacturing the same | |
US11145464B2 (en) | Multilayer ceramic capacitor and method of manufacturing the same | |
US11670456B2 (en) | Multilayer ceramic capacitor and method of manufacturing the same | |
US20210166878A1 (en) | Electronic component | |
US10593477B2 (en) | Capacitor component | |
CN108428554B (zh) | 电容器组件以及制造电容器组件的方法 | |
KR101477426B1 (ko) | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
JP3940582B2 (ja) | 容量素子内蔵配線基板 | |
CN114823145A (zh) | 多层电容器及其制造方法 | |
US11222748B2 (en) | Multi-layered ceramic electronic component | |
JP3921404B2 (ja) | 容量素子内蔵配線基板 | |
CN108695061B (zh) | 多层电子组件 | |
JP2020053578A (ja) | 回路基板および電子部品 | |
CN112349516B (zh) | 多层陶瓷电容器以及包括其的基板 | |
JPH11345734A (ja) | 積層セラミックコンデンサ | |
JP4333659B2 (ja) | フレキシブル配線基板 | |
JP2000133907A (ja) | 容量素子付き回路基板 | |
JP2023143583A (ja) | 積層型キャパシタ及びその内蔵基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040415 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061205 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070402 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |