JP2002171036A - 多層基板 - Google Patents

多層基板

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JP2002171036A
JP2002171036A JP2000368965A JP2000368965A JP2002171036A JP 2002171036 A JP2002171036 A JP 2002171036A JP 2000368965 A JP2000368965 A JP 2000368965A JP 2000368965 A JP2000368965 A JP 2000368965A JP 2002171036 A JP2002171036 A JP 2002171036A
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JP
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semiconductor chip
substrate
conductor pattern
multilayer substrate
layer
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Sayuri Watanabe
さゆり 渡邉
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Olympus Corp
Original Assignee
Olympus Optical Co Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】基板製造時に手間のかかる工程を増やして製造
コストが大幅に増えることなく、また遮光性が劣ること
のない多層基板を提供することである。 【解決手段】多層基板10の表面部にフリップチップ型
の半導体チップ14が実装されると共に複数個のパッド
11が設けられており、該多層基板10内は複数の基板
層に導体パターンを有して成る。そして、上記半導体チ
ップ14の実装部の直下の層基板で該半導体チップ14
の直下部に形成される導体パターン17の面積は、半導
体チップ14の面積と少なくとも同等以上を有してい
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は多層基板に関し、
より詳細には、多層基板のフリップチップ実装技術に関
するものである。
【0002】
【従来の技術】近年、電子回路を使用した様々な製品の
小型化が進む中、導体パターンが印刷されたグリーンシ
ートを積層、焼成したセラミック多層基板に半導体チッ
プをフリップチップ方式で実装する方式が増えている。
【0003】このフリップチップ実装方式とは、プリン
ト基板に対してIC等の半導体チップを裏返しに配置す
る実装方式のことである。フリップチップ実装方式によ
る基板への実装は、基板表面に形成されたパッドに、半
導体チップの電極部に形成されたバンプ(突起)を直接
に接合する。この際、基板上のパッド領域が平坦に形成
されていないと、半導体チップのバンプとパッドの接合
が不完全となる可能性がある。
【0004】ここで、基板の平坦性を低下させる原因と
しては、基板内層及び基板裏面に形成された導体パター
ンの厚みと、パターンのレイアウトによるぱらつきが挙
げられる。これは、導体パターンが存在する場所の基板
の厚みは厚くなり、導体パターンの存在しない場所の基
板の厚みは薄くなることから、半導体チップ実装部の基
板表面が局所的に凹凸を有してしまう、ということにな
る。
【0005】このような基板の厚みのぱらつきを抑える
ため、従来は、基板表面を研磨して平坦化し、その後に
基板表面にフリップチップ接続用のパッドを薄膜形成、
または印刷焼成する等の処理が施されていた。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
たような基板表面の研磨、上記パッドの薄膜形成、また
は印刷焼成する等の処理を施すことは、基板製造時に手
間のかかる工程を増やすことになる。そのため、設備、
製造時間共に増えるので、製造コストが大幅に増えるこ
とになる。
【0007】また、上述したようなフリップチップ方式
で実装された半導体チップは、半導体素子面に光が入射
すると、該半導体素子が光電効果により性能変化や誤動
作を起こすという不具合が生じてしまう虞れがあるが、
両面基板に対して遮光性が低いものであった。
【0008】この発明は上記課題に鑑みてなされたもの
であり、基板製造時に手間のかかる工程を増やして製造
コストが大幅に増えることなく、また遮光性が劣ること
のない多層基板を提供することを目的とする。
【0009】
【課題を解決するための手段】すなわちこの発明は、そ
の表面部にフリップチップ型の半導体チップが実装され
ると共に複数個のパッドが設けられ、複数の基板層に導
体パターンを有して成る多層基板に於いて、上記半導体
チップの実装部の直下の層基板で該半導体チップの直下
部に形成される導体パターンの面積は、上記フリップチ
ップ型の半導体チップの面積と少なくとも同等以上を有
することを特徴とする。
【0010】この発明の多層基板にあっては、基板表面
に半導体チップをフリップチップ方式で実装するための
多数のパッドが設けられており、また、上記半導体チッ
プ直下に位置する基板層の導体パターンが上記半導体チ
ップよりも大きな面積を有して設けられている。これに
より、基板の平坦性を保っている。
【0011】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。
【0012】初めに、図1及び図2を参照して、この発
明の第1の実施の形態について説明する。
【0013】図1はこの発明の第1の実施の形態に於け
る多層基板の構成を示す断面図である。
【0014】多層基板10は、その内部に複数の基板と
導体パターンが形成されている。そして、この多層基板
10の表面部には、半導体チップのフリップチップ接続
用のパッド11が設けられている。このパッド11に、
バンプ12を介して半導体チップ14の電極部13が接
続される。
【0015】また、上記多層基板10の表面部は半導体
チップ実装面となり、導体パターン16が形成されてい
る。この導体パターン16は、微細化を図るために導体
厚が、例えば12μmに設定されている。更に、多層基
板10内で、上記半導体チップ14のほぼ直下となる位
置には、該半導体チップ14よりも大きい外形寸法を有
する直下層導体パターン17が形成されている。
【0016】この直下層導体パターン17は、配線抵抗
の低減と地層の導体パターンの厚みの影響を減らすため
に、例えば35μmに設定されている。この直下層導体
パターン17の導体厚は、厚いほど他層の導体パターン
の厚みばらつきをの影響を受けにくくすることができ
る。
【0017】図2は、第1の実施の形態に於ける多層基
板の基板表面である基板第1層と基板第2層の面のパタ
ーンを示した図である。
【0018】図2に於いて、多層基板10aの基板第1
層21には、図示の如く、フリップチップ方式で実装さ
れた半導体チップ14が実装されている。この半導体チ
ップ14の周囲には導体パターン24が形成されてお
り、該導体パターン24が上記半導体チップ14のリー
ド線と接続される。
【0019】一方、多層基板10aの基板第2層22a
には、グラウンド(GND)ラインの導体パターン26
が形成されている。この導体パターン26は図1の導体
パターン17に相当するものである。そして、導体パタ
ーン26は、上述した半導体チップ14の直下に設けら
れるもので、半導体チップ14と略同一形状、例えば、
図2の場合、ほぼ正方形状に形成されている。
【0020】そして、上記導体パターン26の面積は、
上記半導体チップ14よりも大きく設定されている。例
えば、導体パターン26の1辺当たりの長さは、半導体
チップ14の1辺当たりの長さ+(半導体チップ14実
装時の実装ズレ+導体パターン26の印刷ズレ+レジス
ト開口ズレ)とする。すなわち、導体パターン26の1
辺当たりの長さは、半導体チップ14の1辺当たりの長
さと上記3種類のズレを考慮したものとなる。
【0021】この面積を確保することにより、本実施の
形態では、基板の平坦化を図り、且つ、半導体チップ部
の遮光性を保つことを可能としている。半導体チップ部
の遮光が行われることで、半導体チップに光が入射した
場合の回路の誤動作を防ぐことができる。
【0022】また、導体パターン26をGNDラインに
することで、半導体チップ14を電気的にシールドする
ことができる。更に、半導体チップ14付近や他層に配
線されている大電流ライン等からの電気的な影響から、
半導体チップ14を保護し、動作を保障することにもな
る。
【0023】次に、この発明の第2の実施の形態を説明
する。
【0024】図3は、この発明の第2の実施の形態に於
ける多層基板の構成を示す斜視図である。尚、以下に述
べる実施の形態に於いて、多層基板の断面図は図1に示
される構成に準じるので省略し、また同一の部分には同
一の参照番号を付して説明は省略するものとする。
【0025】図3に於いて、多層基板10bの第1層2
1には、図示の如く、フリップチップ方式で実装された
半導体チップ14が実装されている。この半導体チップ
14の周囲には導体パターン24が形成されており、該
導体パターン24が上記半導体チップ14のリード線と
接続される。
【0026】一方、多層基板10bの基板第2層22b
には、グラウンド(GND)ラインの導体パターン27
が形成されている。この導体パターン27は図1の導体
パターン17に相当するもので、上述した半導体チップ
14の直下に設けられている。
【0027】また、上記導体パターン27は、外形が半
導体チップ14と略同一形状に形成され、その内側は、
隣接するパターンが対向方向に交互に延出された櫛歯状
の導体パターンを有して成る。更に、図3に於いて、導
体パターン27の外側のパターンの長さは、半導体チッ
プ14の対応する辺の長さよりも長く形成される。
【0028】こうして、導体パターン27が上記半導体
チップ14よりも大きな外形寸法を確保することによ
り、第2の実施の形態では、基板の平坦化を図ると共
に、半導体チップ部の遮光性を保つことを可能としてい
る。半導体チップ部の遮光が行われることで、半導体チ
ップに光が入射した場合の回路の誤動作を防ぐことがで
きる。
【0029】また、導体パターンを櫛歯形状に形成する
ことによって、半導体チップ14が実装される部分の基
板厚みを、ほぼ均一にすることができる。
【0030】次に、この発明の第3の実施の形態を説明
する。
【0031】図4は、この発明の第3の実施の形態に於
ける多層基板の構成を示す斜視図である。
【0032】図4に於いて、多層基板10cの第1層2
1には、図示の如く、フリップチップ方式で実装された
半導体チップ14が実装されている。この半導体チップ
14の周囲には導体パターン24が形成されており、該
導体パターン24が上記半導体チップ14のリード線と
接続される。
【0033】一方、多層基板10cの基板第2層22c
には、複数のスルーホール29や配線が設けられている
部分以外は、基板の全面に亘ってグラウンド(GND)
ラインの導体パターン28が形成されている。
【0034】このように、導体パターン27が基板第2
層22cの全てに亘って形成されることにより、半導体
チップと基板に形成された回路の電気的なシールドがで
きる。また、基板第2層22内のほぼ全面の面積が確保
されているので、半導体チップ実装時の実装ズレ、導体
パターンの印刷ズレ、レジスト開口ズレに対する平坦の
保障ができている。
【0035】次に、この発明の第4の実施の形態につい
て説明する。
【0036】図5は、この発明の第4の実施の形態に於
ける多層基板の構成を示す斜視図である。
【0037】図2に於いて、多層基板10dの基板第1
層21には、図示の如く、フリップチップ方式で実装さ
れた半導体チップ14が実装されている。この半導体チ
ップ14の周囲には導体パターン24が形成されてお
り、該導体パターン24が上記半導体チップ14のリー
ド線と接続される。
【0038】そして、多層基板10dの基板第2層22
aには、グラウンド(GND)ラインの導体パターン2
6が形成されている。この導体パターン26は図1の導
体パターン17に相当するものである。そして、導体パ
ターン26は、上述した半導体チップ14の直下に設け
られるもので、半導体チップ14と略同一形状、例え
ば、図5の場合、ほぼ正方形状に形成されている。ま
た、上記導体パターン26の面積は、上記半導体チップ
14よりも大きく設定されている。
【0039】更に、多層基板10dに於いて、基板第2
層22aの下に位置する基板第3層23には、グラウン
ド(GND)ラインの導体パターン30が形成されてい
る。この導体パターン30は、上記導体パターン26の
直下に設けられている。上記導体パターン30は、図示
の如く、その内側の隣接するパターンが対向方向に交互
に延出された櫛歯状の導体パターンを有して成る。
【0040】このように構成することにより、基板第3
層30の導体厚は、基板第2層26と同じく、例えば3
5μmとして、多層基板表面の基板第1層21の導体厚
よりも厚く形成される。
【0041】したがって、第4の実施の形態によれば、
上述した第1乃至第3の実施の形態よりも基板第2層以
降の層の導体配線状況の影響を受けにくく、基板の平坦
性が向上する。
【0042】尚、この発明の上記実施の形態によれば、
以下の如き構成を得ることができる。
【0043】(1) 基板表面に半導体チップをフリッ
プチップ方式で実装する多数のパッドが設けられた多層
基板に於いて、上記半導体チップ実装部の直下層導体パ
ターンを半導体チップの形状と少なくとも同等以上の面
積とし、上記パッド領域の平坦性が保持されていること
を特徴とする多層基板。
【0044】(2) 上記半導体チップ実装部の直下層
導体パターンは、基板回路上のグラウンドラインである
ことを特徴とする上記(1)に記載の多層基板。
【0045】(3) 上記半導体チップ実装部の直下層
導体パターンは、半導体チップ実装面の導体パターンよ
りも厚いことを特徴とする上記(1)に記載の多層基
板。
【0046】
【発明の効果】以上のようにこの発明によれば、基板製
造時に手間のかかる工程を増やして製造コストが大幅に
増えることなく、また遮光性が劣ることのない多層基板
を提供することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に於ける多層基板
の構成を示す断面図である。
【図2】第1の実施の形態に於ける多層基板の基板表面
である基板第1層と基板第2層の面のパターンを示した
図である。
【図3】この発明の第2の実施の形態に於ける多層基板
の構成を示す斜視図である。
【図4】この発明の第3の実施の形態に於ける多層基板
の構成を示す斜視図である。
【図5】この発明の第4の実施の形態に於ける多層基板
の構成を示す斜視図である。
【符号の説明】
10、10a、10b、10c、10d 多層基板、1
1 パッド、12 バンプ、13 電極部、14 半導
体チップ、16、24、26、27、30 導体パター
ン、17 直下層導体パターン、21 基板第1層、2
2a、22b、22c 基板第2層、23 基板第3
層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/12 N

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 その表面部にフリップチップ型の半導体
    チップが実装されると共に複数個のパッドが設けられ、
    複数の基板層に導体パターンを有して成る多層基板に於
    いて、 上記半導体チップの実装部の直下の層基板で該半導体チ
    ップの直下部に形成される導体パターンの面積は、上記
    フリップチップ型の半導体チップの面積と少なくとも同
    等以上を有することを特徴とする多層基板。
  2. 【請求項2】 上記半導体チップの直下部に形成された
    導体パターンは、基板回路上のグラウンドラインである
    ことを特徴とする請求項1に記載の多層基板。
  3. 【請求項3】 上記半導体チップの直下部に形成された
    導体パターンは、半導体チップ実装面の導体パターンよ
    りも厚いことを特徴とする請求項1に記載の多層基板。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007524988A (ja) * 2003-02-13 2007-08-30 メドトロニック・インコーポレーテッド フリップチップ構成要素のパッケージング方法及びフリップチップ構成要素
JP2014207346A (ja) * 2013-04-15 2014-10-30 株式会社村田製作所 多層配線基板およびこれを備えるモジュール
JP2017050560A (ja) * 2016-11-16 2017-03-09 株式会社村田製作所 高周波モジュール
WO2023238562A1 (ja) * 2022-06-09 2023-12-14 株式会社村田製作所 多層基板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007524988A (ja) * 2003-02-13 2007-08-30 メドトロニック・インコーポレーテッド フリップチップ構成要素のパッケージング方法及びフリップチップ構成要素
JP4684220B2 (ja) * 2003-02-13 2011-05-18 メドトロニック,インコーポレイテッド フリップチップパッケージング方法及びフリップチップパッケージ体
JP2014207346A (ja) * 2013-04-15 2014-10-30 株式会社村田製作所 多層配線基板およびこれを備えるモジュール
JP2017050560A (ja) * 2016-11-16 2017-03-09 株式会社村田製作所 高周波モジュール
WO2023238562A1 (ja) * 2022-06-09 2023-12-14 株式会社村田製作所 多層基板

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