JPH0434758B2

JPH0434758B2 -

Info

Publication number: JPH0434758B2
Application number: JP58081492A
Authority: JP
Inventors: Tadao Sakai
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1983-05-10
Filing date: 1983-05-10
Publication date: 1992-06-08
Also published as: JPS59206894A

Description

【発明の詳細な説明】この発明は、電子楽器のためのシークエンサに
係わり、より詳細には、再生モードのシークエン
サが、メモリ等のキーイベントデータ記憶手段か
ら、一連のキーイベントデータを含む記憶データ
の各々を逐次読み出すべく、該記憶手段のアドレ
スを、先頭アドレスから最終アドレスまで順次に
指定する際に、該先頭アドレスから最終アドレス
に至る全再生アドレス領域を、該領域内に任意に
設定される二つのマークアドレスでもつて三つの
再生アドレス領域に区分し、区分された三つの再
生アドレス領域のうちの、任意の一つの再生アド
レス領域に含まれる各アドレス循環的に指定する
ことにより、該区分された三つの再生アドレス領
域の各々について、該領域に記憶されている、キ
ーイベントデータを含む記憶データで表わされる
楽音のリピート演奏を可能としたシークエンサの
改良に関するものであり、更に、この発明に牽連
する第二の発明は、再生モードにて、キーイベン
トデータを含む記憶データを読み出すべく、現
に、指定されている、キーイベントデータ記憶手
段のアドレスと、上記二つのマークアドレスとの
位置関係を表示可能としたシークエンサの改良に
関するものである。

第１図に示されるように、この発明の対象であ
るシークエンサ２は、典型的には、鍵盤装置１と
音源装置３との間に接続されるものであつて、該
シークエンサには、押されたキーに対応して鍵盤
装置１から入力される一連のデータ、より詳細に
は、第２図に示されるように、押鍵あるいは離鍵
状態への移行を「１」「０」符号で表わすステー
タスと、押されたキーの音高に対応する数値を２
進符号で表わして成るキーコードと、更に、必要
に応じて、押鍵速度に対応する数値を２進符号で
表わして成るダイナミツクコード（第２図では省
略）を付加して、一つのキーイベント（特定のキ
ーについての押鍵あるいは離鍵の発生）を表現で
きるように構成されたキーイベントデータが供給
される。

該一連のキーイベントデータを受けて、シーク
エンサ２は、記憶モードでは、後続する次のキー
イベントまでに経過した時間を計測して、その計
測値を２進符号で表わして成るイベント間隔コー
ドを各キーイベントデータごとに付加して、記憶
データを形成しながら、これを順次にキーイベン
トデータ記憶手段に記憶して行き、一方、再生モ
ードでは、各記憶データのイベント間隔コードの
部分を解読しながら、次のイベントまでの時間が
経過するたびに、記憶データを順次に該記憶手段
から読み出して、ステータスとキーコードの部分
（ダイナミツクコードが付加されている場合には、
該コードも）を順次に出力する（以下、再生歩進
という）ものである。

第１図中、後続する音源装置３は、シークエン
サ２からキーイベントデータの供給を受けて、該
コードにより指定される音高（ダイナミツクコー
ドが付加されている場合には音量も）の楽音信号
を該データの供給時点ごとに、スピーカ等の発音
体４に対して供給開始し、あるいは供給停止し、
これにより、該発音体から楽音による音楽表現を
得るものである。

かかる従前のシークエンサに関しては、再生歩
進が、最終アドレスまで到達した時点、あるい
は、先頭アドレスから最終アドレスに至る全再生
アドレス領域内に任意に設定された唯一のマーク
アドレスまで到達した時点で、循環的に先頭アド
レスを指定することにより、リピート演奏を可能
とするものが知られてはいるものの、そのリピー
ト演奏は、全再生アドレス領域に記憶されている
記憶データで表わされる楽音、あるいは、先頭ア
ドレスから唯一のマークアドレス間の再生アドレ
ス領域には記憶されている記憶データで表わされ
る楽音の範囲に限られてしまうものであつたの
で、全再生アドレス領域中で、任意の位置を占
め、かつ、任意の長さを有する再生アドレス領
域、換言すれば、その先端と後端が、それぞれ、
全再生アドレス領域中で任意に設定される再生ア
ドレス領域に記憶されている記憶データで表わさ
れる音楽をリピート演奏することはできなかつ
た。

而して、従来のシークエンサでは、リピート演
奏に関する再生アドレス領域が、上述のように、
相当に制約されていたので、修正処理に際しての
確認作業に不自由を来たしたり、演奏に際しての
リフ（同じフレーズを繰り返して演奏する技法）
の表現に多大の使用アドレスを割かなければなら
ないという欠点があつた。

この発明の目的は、上記従来技術に基づく、電
子楽器のためのシークエンサのリピート演奏上の
制約による修正確認作業の不自由さ等の問題点に
鑑み、全再生アドレス領域を、独立した任意の二
つのマークアドレスでもつて三つの再生アドレス
領域に区分し、区分された各再生アドレス領域内
のアドレスを循環的に順次に指定し、もつて、三
つに区分された各再生アドレス領域内に記憶され
ている記憶データて表わされる楽音を、それぞ
れ、リピート演奏可能とすることにより、上記欠
点を除去し、修正処理後の確認作業に際しても、
リピート演奏上、何らの不自由を被ることがな
く、更には、リフ演奏に際しても、再生アドレス
領域の位置に係わりなく、リフの１フレーズ分だ
けの使用アドレスを割けば足りるという優れた電
子楽器のためのシークエンサを提供給せんとする
ものである。

上記目的に沿うこの発明の構成は、第３図の機
能ブロツク図に示されるように、先ず、マークア
ドレスの設定に際して生、任意の異る時点で、二
つのマークアドレス設定信号Ｓ１が供給される
と、マークアドレス割り当て手段Ａは、キーイベ
ントデータ記憶手段Ｍが再生モードであるか否か
を問わず、歩進中のアドレス指定手段RXにより
指定される該記憶手段ＭのアドレスＸを読んで、
該マークアドレス設定信号Ｓ１の二つの供給時点
での、二つのアドレスＸのうち、小さい方を、第
一のマークアドレスXm₁として、第一のマーク
アドレス記憶手段Ｍ１に割り当てて、これを記憶
させ、該二つのアドレスＸのうち、大きい方を、
第二のマークアドレスXm₂として、第二のマー
クアドレス記憶手段Ｍ２に割り当てて、これを記
憶させ、一方、これに続く、リピート演奏に際し
ては、リピート指令信号Ｓ２の供給を受けている
期間内に限りリピート演奏制御手段Ｂは、再生モ
ードのキーイベントデータ記憶手段Ｍから一連の
キーイベントデータを読み出すべく、再生歩進中
のアドレス指定手段RXにより指定される該記憶
手段ＭのアドレスＸを、第一のマークアドレス記
憶手段Ｍ１に設定記憶された第一のマークアドレ
スXm₁と、第二のマークアドレス記憶手段Ｍ２
に設定記憶された第二のマークアドレスXm₂の
各々に対して比較し、該アドレスＸが第一のマー
クアドレスXm₁に到達したことを判別したとき
は、該アドレスＸを先頭アドレスX₀に戻し、該
アドレスＸが第二のマークアドレスXm₂に到達
したことを判別したときは、該アドレスＸを第一
のマークアドレスXm₁に戻し、更に、該アドレ
スＸが最終アドレスXmaxに到達したことを判別
したときは、該アドレスＸを第二のマークアドレ
スXm₂に戻すようにしたことを要旨とすもので
あり、更に、この発明に牽連する第二の発明の構
成は、上記この発明の構成に、第一、第二のマー
ク表示制御手段Ｃ１，Ｃ２と、マーク表示手段
DISとを付設して、第一のマーク表示制御手段Ｃ
１は、アドレス指定手段RXにより指定されるア
ドレスＸが第一のマークアドレスXm₁以下であ
ることを判別したときは、第一マーク下領域表示
信号Ｓ３を出力し、同様に、該アドレスＸが第一
のマークアドレスXm₁と等値、該アドレスXm₁
以上であることを、それぞれ、判別したときは、
第一マーク通過表示信号Ｓ４、第一マーク上領域
表示信号Ｓ５を、それぞれ、出力し、一方、第二
のマーク表示制御手段Ｃ２は、該アドレスＸが第
二のマークアドレスXm₂以下、該アドレスXm₂
と等値、該アドレスXm₂以上であることを、そ
れぞれ、判別したときは、第二マークアドレス下
領域表示信号Ｓ６、第二マークアドレス通過表示
信号Ｓ７、第二マークアドレス上領域表示信号Ｓ
８を、それぞれ、出力し、上記表示信号Ｓ３〜Ｓ
８に応答して、マーク表示手段DISは、該表示信
号のうち、表示信号Ｓ３，Ｓ４，Ｓ５の各々に対
応する三つの状態を、第一のマーク表示素子DM
１にて表示し、該表示信号のうち、表示信号Ｓ
６，Ｓ７，Ｓ８の各々に対応する三つの状態を、
第二のマーク表示素子DM２にて表示するように
したことを要旨とするものである。

したがつて、上記構成のこの発明によれば、先
頭アドレスX₀から最終アドレスXmaxに至る全
再生アドレス領域を、該領域中の任意の箇所に至
る独立に設定される第一のマークアドレスXm₁、
及び、第二のマークアドレスXm₂でもつて、先
頭アドレスX₀から第一のマークアドレスXm₁ま
での第一の再生アドレス領域Ｘ１、第一のマーク
アドレスXm₁から第二のマークアドレスXm₂ま
での第二の再生アドレス領域Ｘ２、及び、第二の
マークアドレスから最終アドレスXmaxまでの第
三の再生アドレス領域Ｘ３の三つの再生アドレス
領域に区分し、各再生アドレス領域Ｘ１、Ｘ２，
Ｘ３ごとに、その領域に記憶されているキーイベ
ントデータで表わされる楽音のリピート演奏が可
能となるように構成したことにより、全再生アド
レス領域中の任意の区間を、第一、第二のマーク
アドレスXm₁，Xm₂で挟むようにして、全再生
アドレス領域中の任意の位置に、任意の長さの、
第二の再生アドレス領域Ｘ２を設定して、該領域
Ｘ２についてのリピート演奏が可能となるばかり
か、先頭アドレスX₀から第一のマークアドレス
Xm₁までの、任意の長さに設定された第一の再
生アドレス領域Ｘ１、更には、第二のマークアド
レスXm₂から最終アドレスXmaxまでの、任意の
長さに設定された第三の再生アドレス領域Ｘ３に
ついてのリピート演奏も可能となるので、先の演
奏により、すでに、キーイベントデータ記憶手段
Ｍに記憶されている一連のキーイベントデータの
うちの任意の部分を該記憶手段Ｍから繰り返して
読み出すことが有効であるような修正処理後の確
認作業や、リフ演奏に際しては、第一、第二のマ
ークアドレスXm₁，Xm₂を適切に設定すれば、
一連の記憶データのうち、繰り返して読み出され
るべき任意の部分のアドレスを、極めて容易に、
第一、第二、第三の再生アドレス領域Ｘ１，Ｘ
２，Ｘ３のいずれかの中に取り込んで、その部分
を含む記憶データ群について、局所的にリピート
演奏を行うことができ、もつて、従来装置におけ
るリピート演奏上の一切の制約から完全に開放さ
れ、作業上の不自由さや、使用アドレスの増大を
回避できるという優れた効果がある。更に、この
発明によれば、マークアドレスの設定記憶に際し
ては、アドレス指定手段RXの歩進中にマークス
イツチSW１の手動操作により供給される任意時
点での２発のマーク設定信号Ｓ１の各々に対応し
て、マークアドレス割り当て手段Ａが、その時点
での歩進中のアドレス指定手段RXによる二つの
アドレスＸを読んで、二つのアドレスＸのうちの
小さい方を第一のマークアドレスXm１として、
第一のマークアドレス記憶手段Ｍ１に対して自動
的に割り当てて、これを設定記憶し、二つのアド
レスＸのうちの大きい方を第二のマークアドレス
Xm２として、第二のマークアドレス記憶手段Ｍ
２に対して自動的に割り当てて、これを設定記憶
するように構成したことにより、予めのテンキー
操作等で、第一、第二の両マークアドレス記憶手
段Ｍ１，Ｍ２に第一、第二の両マークアドレスを
区々に設定記憶しておく必要がなく、各マークア
ドレスにつき一挙動のスイツチ操作で設定記憶が
可能であり、しかも二つのマークアドレスの設定
記憶のための二挙動のスイツチ操作に関しては、
スイツチ操作の順序に別段の制約がなく、歩進中
のアドレス指定手段RXによるＸのスイツチ操作
時点での大小関係依存で二つのマークアドレスに
自動的に振り分けられるので、マークアドレス設
定記憶操作がすこぶる簡便なものになるという優
れた効果もある。

加うるに、例えば、第一の再生アドレス領域Ｘ
１についてのリピート演奏が終了した後、第一の
マークアドレスXm₁をクリアすれば、再生歩進
中のアドレス指定手段RXにより指定されるアド
レスＸは、後続の第二の再生アドレス領域Ｘ２へ
と前進するので、特定数の小節群を所定回繰り返
して演奏した後、別の小節群の演奏へと前進する
ような演奏表現を、極めて小量の使用アドレス数
でもつて実現できるという利点もある。

次いで、この発明に牽連する第二の発明の構成
は、この発明の構成に加えて、歩進中のアドレス
指定手段RXにより指定されるアドレスＸと第一
のマークアドレスXm₁との位置関係を、Ｘ＞
Xm₁、Ｘ＝Xm₁、Xm₁＜Ｘの三つの状態に区分
して、各状態を第一のマーク表示素子DM１にて
表示し、該アドレスＸと第二のマークアドレス
Xm₂との位置関係を、上述のアドレスＸ〜第一
のマークアドレスXm₁間の位置関係とは独立に、
Ｘ＞Xm₂、Ｘ＝Ｘ、Xm₂＜Ｘの三つの状態に区
分して、各状態を第二のマーク表示素子DM２に
て表示するように構成したことにより、第１０図
に示されるように、アドレス指定手段RXにより
指定されるアドレスＸと、第一、第二のマークア
ドレスXm₁，Xm₂との位置関係により区分され
る五つの状態、即ち、X₀＜Ｘ＜Xm₁、Ｘ＝Xm₁、
Xm₁＜Ｘ＜Xm₂、Ｘ＝Xm₂、Xm₂＜Ｘ＜Xmax
を極めて簡潔な構成でもつて、手際よく、判然と
表示できるので、この発明の効果に加えて、装置
の操作性が格段に向上するという優れた効果もあ
る。

続いて、この発明及びそれに牽連する第二の発
明の実施例について、第４図以下の図面をも参照
しつつ説明すれば以下の通りである。

第４図に示されるように、シークエンサ２は、
マイクロプロセツサから成る演算処理部CPUを
含み、該処理部には、キーイベントデータ記憶手
段Ｍを構成するランダムアクセスメモリと、該ラ
ンダムアクセスメモリのアドレスＸを指定するア
ドレス指定手段RXを構成するアドレスカウンタ
と、第一のマークアドレス記憶手段Ｍ１を構成す
るレジスタと、第二のマークアドレス記憶手段Ｍ
２を構成するレジスタと、先頭アドレスレジスタ
RX₀と、最終アドレスレジスタRXmaxとが相互
接続され、その入力ポート側には、マーク制定信
号Ｓ１を生成するマークスイツチSW１と、リピ
ート指令信号Ｓ２を生成するリピートスイツチ
SW２と、第一、第二のマークアドレス記憶手段
Ｍ１，Ｍ２をクリアスイツチSW３と、先頭アド
レスX₀、最終maxを設定するための符号設定器
DSとが接続され、更に、その出力ポート側には、
マーク表示手段DISが接続され、該表示手段に
は、アドレスＸと第一のマークアドレスXm₁の
位置関係に関する三つの状態を表示する第一のマ
ーク表示素子DM１と、同様に、アドレスＸと第
二のマークアドレスXm₂のそれを表示する第二
のマーク表示素子DM２が設けられる。

なお、該処理部CPUの入力ポート側に、鍵盤
装置１が、そして、その出力ポート側に、音源装
置３が接続可能である点は従来装置と同様であ
る。

更に、上記構成中、再生歩進中のアドレス指定
手段RXにより指定可能なキーイベントデータ記
憶手段ＭのアドレスＸ、即ち、全再生アドレス領
域と、前述の符号設定器DSにて設定され、先頭
アドレスレジスタRX₀、最終アドレスレジスタ
RXmaxに、それぞれ、記憶される先頭アドレス
X₀、最終アドレスXmaxと、第一のマークアド
レス記憶手段Ｍ１に記憶される第一のマークアド
レスXm₁と、第二のマークアドレス記憶手段Ｍ
２に記憶される第二のマークアドレスXm₂との
位置関係を示す説明図が第５図である。

なお、同図中、Ｘ１，Ｘ２，Ｘ３は、それぞ
れ、第一、第二、第三の再生アドレス領域を示す
ものである。

そして、第３図中の、マークアドレス割り当て
手段Ａ、リピート演奏制御手段Ｂ、及び、第一、
第二のマーク表示制御手段Ｃ１，Ｃ２は、それぞ
れ、第４図中の演算処理部CPUにおけるプログ
ラムの実行により実現される機能実現手段であつ
て、そのプログラムのフローチヤートが第６図〜
第９図に示される。

かかる構成において、再生演奏に際しては、先
ず、演算処理部CPUが作動を開始すると（第６
図ａ）、該処理部CPUは音楽進行の時間的基準と
しての演奏クロツクを検出して（第６図ｂ）、該
クロツクを検出するたびに、演奏カウンタをデク
リメントする（第６図ｃ）。

次いで、該カウンタの内容が０になつたか否か
を判定し（第６図ｄ）、その判定結果がYESとな
るまでは、後に詳述する、後続の処理（第６図
Ａ，Ｂ，Ｃ）と併わせて、演奏カウンタのデクリ
メント処理（第６図ｂ〜ｄ）を繰り返し実行す
る。

演奏カウンタには、後述の処理（第６図ｆ）で
明らかになるように、直前のキーイベントデータ
で特定されるキーイベントからの経過時間を表わ
すイベント間隔コードが予めプリセツトされてい
るので、上記処理（第６図ｂ〜ｄ）の繰り返し実
行により、イベント間隔が形成される。

上記判定結果（第６図ｄ）がYESになると、
キーイベントデータ記憶手段Ｍの、アドレス指定
手段RXにより指定されるアドレスＸから次のキ
ーイベントデータを含む記憶データを読み出して
（第６図ｅ）、イベント間隔コードの部分を演奏カ
ウンタにプリセツトして（第６図ｆ）から、アド
レス指定手段RXを歩進させて、キーイベントデ
ータ記憶手段Ｍの、次のアドレスを指定する（第
６図ｇ）。

続いて、演算処理部CPUは、読み出されたキ
ーイベントデータを、後続の装置、典型的には、
音源装置３に対して出力して（第６図ｈ）から、
後続の処理（第６図Ａ，Ｂ，Ｃ）を実行し、更
に、かかる再生歩進中のアドレス指定手段RXに
より指定されるアドレスＸが、最終アドレスレジ
スタXmaxに記憶されている最終アドレスXmax
に到達するでまでは（第６図ｙ）、前述のように、
アドレス指定手段RXを歩進させながら（第６図
ｇ）、上記処理（第６図ｂ〜ｄ／ｈ、Ａ，Ｂ，Ｃ，
ｙ）を繰り返し実行し、該アドレスＸが最終アド
レスXmaxに到達したときに停止する（第６図
ｚ）。

続いて、演算処理部CPUが上記一連の処理過
程中で処理Ａを実行するに際しては、先ず、マー
クスイツチSW１がオンであるか否か、即ち、マ
ーク設定信号Ｓ１が到来しているか否かを判定す
る（第７図ａ）が、マークスイツチSW１が操作
されずに、オフに留まつているときは、次いで、
フラグを「０」にリセツトして（第６図ｂ）か
ら、クリアスイツチSW３の状態を判別し（第６
図ｃ）、該スイツチSW３がオフであるときは、
そのまま、処理Ｂに移行し、一方、該スイツチ
SW３がオンであるときは、第一、第二のマーク
アドレス記憶手段Ｍ１，Ｍ２の各々に対して、第
一、第二のマークアドレスXm₁，Xm₂が記憶さ
れていないこと（以下、空状態という）を表わす
−１を記憶することにより、該記憶手段Ｍ１，Ｍ
２をクリアして（第６図ｄ）から、処理Ｂに移行
する。

かかる状態下で、マークアドレスSW１がオン
に操作されて、一つのマーク設定信号Ｓ１が供給
されると、該処理部CPUは、該スイツチSW１の
オンを判別して（第７図ａ）から、更に、フラグ
を判別する（第７図ｅ）が、この時点では、フラ
グは、すでに、「０」にリセツトされている（第
７図ｂ）ので、次いで、そのフラグを「１」にセ
ツトし（第７図ｆ）、後続の処理を経て、処理Ｂ
に移行する。

そして、一巡処理後、マークスイツチSW１が
継続的にオンに留まつていても（第７図ａ）、一
巡後の処理では、フラグが、すでに、「１」にセ
ツトされている（第７図ｆ）ので、「１」のフラ
グを判別し（第７図ｅ）、そのまま、処理Ｂに移
行する。

上記処理（第７図ｂ，ｅ，ｆ）により、マーク
スイツチSW１が継続的にオンになつていても、
一つのマーク設定信号Ｓ１として処理されること
となる。

続いて、一つのマーク設定信号Ｓ１に応答し
て、演算処理部CPUは、第一のマークアドレス
記憶手段Ｍ１が空状態であるか否かを判別し（第
７図ｇ）、それが、空状態であるときは、その時
点でのアドレスＸを第一のマークアドレス記憶手
段Ｍ１に記憶して（第７図ｈ）から、処理Ｂに移
行する。

一方、その時点で、すでに、該記憶手段Ｍ１に
第一のマークアドレスXm₁が記憶されている
（第７図ｇ）ときは、次いで、第二のマークアド
レス記憶手段Ｍ２が空状態であるか否かを判別し
（第７図ｉ）、それが、空状態であるときは、その
時点でのアドレスＸが、第一のマークアドレス記
憶手段Ｍ１に、すでに、記憶されている第一のマ
ークアドレスXm₁よりも小であるか否かを判別
し（第７図ｊ）、更に、その判定結果がYESであ
るときは、該第一のマークアドレスXm₁を、第
二のマークアドレスXm₂として、第二のマーク
アドレス記憶手段Ｍ２に記憶して（第７図ｋ）か
ら、その時点でのアドレスＸを、第一のマークア
ドレスXm₁として、第一のマークアドレス記憶
手段Ｍ１に記憶して（第７図ｈ）、処理Ｂに移行
する。

しかし、上記判定結果（第７図ｊ）がNOでで
あるときは、更に、その時点でのアドレスＸが第
一のマークアドレス記憶手段Ｍ１に、すでに、記
憶されている第一のマークアドレスXm₁よりも
大であるか否かを判別し（第７図ｌ）、その判定
結果がYESであるときは、その時点でのアドレ
スＸを第二のマークアドレス記憶手段Ｍ２に記憶
して（第７図ｍ）から、処理Ｂに移行し、一方、
その判定結果（第７図ｌ）がNOであるとき、即
ち、その時点でのアドレスＸが第一のマークアド
レス記憶手段Ｍ１に、すでに、記憶されている第
一のマークアドレスXm₁に等しいときは、その
まま処理Ｂに移行する。

上記一連の処理過程は、第一、第二のマークア
ドレス記憶手段Ｍ１、Ｍ２のいずれか一方だけが
空状態である場合に関するものであるが、該記憶
手段Ｍ１，Ｍ２が共に空状態である場合には、例
えば、一つのマーク設定信号Ｓ１について、前述
同様に、第６図ａ→ｅ→ｆ→ｇ→ｈの処理を実行
した後、再度のマークスイツチSW１の操作によ
り、もう一つのマーク設定信号Ｓ１が供給される
と、その時点で、演算処理部CPUは、これに関
しても、前述同様に、第６図ａ→ｅ→ｆの処理を
実行して、第６図ｇの判定に移行するが、この場
合には、その判定結果が必ずNOとなるので、も
う一つのマーク設定信号S1に関しては、必ず第
６図ｉの処理以後の処理が実行以後の処理が実行
される。

更には、第一、第二のマークアドレス記憶手段
Ｍ１，Ｍ２が両方共空状態でない場合には、第６
図ｇ，ｉの判定結果が共にNOとなるので、何の
処理も行われない。

上記一連の処理Ａにより、第一のマークアドレ
ス記憶手段Ｍ１には、第一のマークアドレス
Xm₁が、そして、第二のマークアドレス記憶手
段Ｍ２には、第一のマークアドレスXm₁よりも
大なる第二のマークアドレスXm₂が割り当てら
れ、かくして、マークアドレス割り当て手段Ａが
実現されるものである。

続いて、演算処理部CPUが、後続の処理Ｂを
実行する際しては、先ず、リピードスイツチSW
２がオンであるか否か、即ち、リピード指令信号
Ｓ２が到来しているか否かを判定する（第８図
ａ）がリピートスイツチSW２が操作されずに、
オフに留まつているときは、何らの処理も実行せ
ずに、後続の処理Ｃに移行する。

そして、リピートスイツチSW２がオンに操作
されて、リピート指令信号Ｓ２が供給されると、
該処理部CPUは、該スイツチSW２のオンを判別
して（第８図ａ）から、その時点でのアドレスＸ
が最終アドレスXmaxに到達しているか否かを判
定し（第８図ｂ）、その判定結果がYESであると
きは、第二のマークアドレス記憶手段Ｍ２から第
二のマークアドレスXm₂を読み出して、これを、
再生歩進中のアドレス指定手段RXにセツトして
（第８図ｃ）、該指定手段RXにより指定されるキ
ーイベントデータ記憶手段ＭのアドレスＸを第二
のマークアドレスXm₂に戻してから、後続の処
理Ｃに移行し、これにより、第５図に示される第
三の再生アドレス領域Ｘ３内のアドレスを循環的
に指定する。

上記判定結果（第８図ｂ）がNOであるとき
は、該処理部CPUは、続いて、その時点でのア
ドレスＸが第二のマークアドレスXm₂に到達し
ているか否かを判定し（第８図ｄ）、その判定結
果がYESであるときは、第一のマークアドレス
記憶手段Ｍ１から第一のマークアドレスXm₁を
読み出して、これをアドレス指定手段RXにセツ
トして（第８図ｅ）、アドレスＸを第一のマーク
アドレスXm₁に戻してから、後続の処理Ｃに移
行し、これにより、第５図に示される第二の再生
アドレス領域Ｘ２内のアドレスを循環的に指定す
る。

上記判定結果（第８図ｄ）がNOであるとき
は、該処理部CPUは、更に続いて、その時点で
のアドレスＸが第一のマークアドレスXm₁に到
達しているか否かを判定し（第８図ｆ）、その判
定結果がYESであるときは、先頭アドレスX₀を
アドレス指定手段RXにセツトして（第８図ｇ）、
アドレスＸを先頭にX₀アドレス戻してから、後
続の処理Ｃに移行し、これにより、第５図に示さ
れる第一の再生アドレス領域Ｘ１内のアドレスを
循環的に指定する。そして、上記判定結果（第８
図ｆ）もNOであるときは、そのまま、後続の処
理Ｃに移行する。

上記一連の処理Ｂにより、第一、第二、第三の
再生アドレス領域Ｘ１〜Ｘ３の各々についてのリ
ピート演奏が可能となり、かくして、リピート演
奏制御手段Ｂが実現されるものである。

続いて、後続の処理Ｃに移行した演算処理部
CPUは、先ず、処理Ｃ１を実行する。

即ち、先ず、第一のマークアドレス記憶手段Ｍ
１が空状態か否か判定し（第９図ａ）、その判定
結果がYESであるときは、そのまま、後続の処
理Ｃ２に移行するが、その判定結果がNOである
ときは、続いて、その時点でのアドレスＸが第一
のマークアドレスXm₁より小であるか否かを判
定し（第９図ｂ）、その判定結果がYESであると
きは、マーク表示手段DISの第一のマーク表示素
子DM１に対して、第一マーク下領域表示信号Ｓ
３を出力し、これに対応する状態を表示させて
（第９図ｃ）から、後続の処理Ｃ２に移行する。

一方、上記判定結果（第９図ｂ）がNOである
ときは、該処理部CPUは、続いて、その時点で
のアドレスＸが第一のマークアドレスXm₁より
も大であるか否かを判定し（第９図ｄ）、その判
定結果がNOであるときは、即ち、該アドレスＸ
が該マークアドレスXm₁に等しいときは、前記
第一のマーク表示素子DM１に対して第一マーク
通過表示信号Ｓ４を出力し、これに対応する状態
を表示させて（第９図ｅ）から、後続の処理Ｃ２
に移行し、上記判定結果（第９図ｄ）がYESで
あるときは、前記第一のマーク表示素子DM１に
対して、第一マーク上領域表示信号Ｓ５を出力
し、これに対応する状態を表示させて（第９図
ｆ）から、後続の処理Ｃ２に移行する。

上記処理Ｃ１により、アドレスＸと、第一のマ
ークアドレスXm₁との位置関係を三つの状態に
区分して表示することができ、かくして、第一の
マーク表示制御手段Ｃ１が実現されるものであ
る。

次いで、処理Ｃ１の実行を終了した演算処理部
CPUは、処理Ｃ２に移行する。

そして、この処理Ｃ２を構成する、第９図ｇ→
ｈ→ｊの各処理は、それぞれ、上述の処理Ｃ１を
構成する、第９図ａ→ｂ→ｄの各処理に対応する
ものであつて、ここでは、アドレスＸと、第二の
マークアドレスXm₂との位置関係について実行
され、上述の第一マーク下領域表示信号Ｓ３、第
一マーク通過表示信号Ｓ４、第一マーク上領域表
示信号Ｓ５の各々に対応する第二下領域表示信号
Ｓ６、第二マーク通過表示信号Ｓ７、第二マーク
上領域表示信号Ｓ８がマーク表示手段DISの第二
のマーク表示素子DM２に対して、出力され、該
表示素子DM２は、該表示信号Ｓ６，Ｓ７，Ｓ８
の各々に対応する三つの状態を表示する（第９図
ｉ，ｋ，ｌ）。

かくして、上記処理Ｃ２により、第二のマーク
表示制御手段Ｃ２が実現されるものである。

付言すれば、上記処理Ｃ１の実行を終了した演
算処理部CPUがアドレス指定手段RXを歩進させ
ながら、該指定手段RXにより指定されるアドレ
スＸが最終アドレスXmaxに到達するまで（第９
図ｙ、第６図ｙ）、上記一連の処理を繰り返し実
行することは前述した通りである。

そして、上述の第一、第二のマーク表示制御手
段Ｃ１，Ｃ２から出力される各表示信号Ｓ３〜Ｓ
８と、全再生アドレス領域中のアドレスＸとの対
応関係は、より詳細には、第１０図に示されるよ
うなものである。

即ち、アドレスＸが第一の再生アドレス領域Ｘ
１内の位置を占めるときは、第一マーク下領域表
示信号Ｓ３と、第二マーク下領域表示信号Ｓ６と
が同時的に出力されるので、第一、第二のマーク
表示素子DM１，DM２は、第１０図Ａの表示状
態を呈し、アドレスＸが第一のマークアドレス
Xm₁に一致しているときは、第一マーク通過表
示信号Ｓ４と、第二マーク下領域表示信号Ｓ６と
が同時的に出力されるので、該表示素子DM１，
DM２は、第１０図Ｂの表示状態を呈し、アドレ
スＸが第二の再生アドレス領域Ｘ２内の位置を占
めるときは、第一マーク領域上表示信号Ｓ５と、
第二マーク下領域表示信号Ｓ６とが同時的に出力
されるので、該表示素子DM１、DM２は、第１
０図Ｃの表示状態表示状態を呈し、アドレスＸが
第二のマークアドレスXm₂と一致しているとき
は、第一マーク上領域表示信号Ｓ５と、第二マー
ク通過表示信号Ｓ７とが同時的に出力されるの
で、該表示素子DA１，DM２は、第１０図Ｄの
表示状態を呈し、更に、アドレスＸが第三の再生
アドレス領域Ｘ３内の位置を占めるときは、第一
マーク上領域表示信号Ｓ５と、第二マーク上領域
表示信号Ｓ８とが同時的に出力されるので、該表
示素子DM１，DM２は、第１０図Ｅの表示状態
を呈する。

かくして、第一、第二のマーク表示素子DM
１，DM２を有するマーク表示手段DISからは、
アドレスＸと、第一、第二のマークアドレス
Xm₁，Xm₂との位置関係により区分される五つ
の状態の判然とした表示が得られるものである。

【図面の簡単な説明】

第１図、第２図は、従来のシークエンサに関す
るものであり、第１図は、周辺構成要素との係わ
り合いを示すブロツク図、第２図は、シークエン
サに記憶される記憶データの構成を示す説明図で
ある。第３図は、この発明、及び、これに牽連す
る第二の発明の構成を示す機能ブロツク図（クレ
ーム対応図）である。第４図〜第１０図は、この
発明及びこれに牽連する第二の発明の実施例に関
するものであり、第４図は、そのハードウエア上
の構成を示すブロツク図、第５図は、全再生アド
レス領域中での、先頭アドレスX₀、第一、第二
のマークアドレスXm₁，Xm₂、及び最終アドレ
スXmaxとの位置関係を例示する説明図、第６図
〜第９図は、演算処理部CPUで実行されるプロ
グラムのフローチヤート、第１０図は、アドレス
Ｘと、第一、第二のマークアドレスXm₁，Xm₂
との位置関係により区分される表示状態を示す説
明図である。Ｍ……キーイベントデータ記憶手段、RX……
アドレス指定手段、Ｍ１……第一のマークアドレ
ス記憶手段、Ｍ２……第二のマークアドレス記憶
手段、DIS……マーク表示手段、DM１……第一
のマーク表示素子、DM２……第二のマーク表示
素子、Ａ……マークアドレス割り当て手段、Ｂ…
…リピート演奏制御手段、Ｃ１……第一のマーク
表示制御手段、Ｃ２……第二のマーク表示制御手
段、Ｓ１……マーク設定信号、Ｓ２……リピート
指令信号、X₀……先頭アドレス、Xmax……最
終アドレス、Xm₁……第一のマークアドレス、
Xm₂……第二のマークアドレス、Ｘ１，Ｘ２，
Ｘ３……第一、第二、第三の再生アドレス領域。

Claims

【特許請求の範囲】１楽音の音高を表わすキーコードを含む一連の
キーイベントデータが各アドレスに記憶されてい
て、該一連のキーイベントデータを順次に、指定
されたアドレスから読み出して出力するキーイベ
ントデータ記憶手段Ｍと、記憶手段Ｍの、各キーイベントデータが読み出
されるべきアドレスＸを順次に指定するアドレス
指定手段RXを備えた電子楽器のためのシークエ
ンサにおいて、アドレス指定手段RXが指定可能なアドレスＸ
のうち第一のマークアドレスXm１を記憶する第
一のマークアドレスＭ１と、アドレス指定手段RXが指定可能なアドレスＸ
のうちの第二のマークアドレスXm２を記憶する
第二のマークアドレス記憶手段Ｍ２と、任意の二つのマーク指定信号Ｓ１の各供給時点
にて、歩進中のアドレス指定手段RXが指定して
いる二つのアドレスのうち、小さい方のアドレス
を第一のマークアドレスXm１として、第一のマ
ークアドレス記憶手段Ｍ１に割り当て、該二つの
アドレスのうち、大きい方のアドレスを第二のマ
ークアドレスXm２として、第二のマークアドレ
ス記憶手段Ｍ２に割り当て手段Ａと、リピート指令信号Ｓ２の供給期間内に、再生歩
進中のアドレス指定手段RXが指定するアドレス
Ｘが、第一のマークアドレス記憶手段Ｍ１に記憶
されている第一のマークアドレスXm１に到達し
たことを判別して、該アドレス指定手段RXに対
して先頭アドレスＸ０をセツトし、該アドレスＸ
が、第二のマークアドレス記憶手段Ｍ２に記憶さ
れている第二のマークアドレスXm２に到達した
ことを判別して、第一のマークアドレス記憶手段
Ｍ１から第一のマークアドレスXm１を読み出し
て、該アドレス指定手段RXに対して該アドレス
Xm１をセツトし、更に、該アドレスＸが、最終
アドレスXmaxに到達したことを判別して、第二
のマークアドレス記憶手段Ｍ２から第二のマーク
アドレスXm２を読み出して、該アドレス指定手
段RXに対して該アドレスXm２をセツトするリ
ピート演奏制御手段Ｂとが付設されていることを
特徴とするシークエンサ。２楽音の高音を表わすキーコードを含む一連の
キーイベントデータが各アドレスに記憶されてい
て、該一連のキーイベントデータを順次に、指定
されたアドレスから読み出して出力するキーイベ
ントデータ記憶手段Ｍと、記憶手段Ｍの、各キーイベントデータが読み出
されるべきアドレスＸを順序に指定するアドレス
指定手段RXと、アドレス指定手段RXが指定可能なアドレスＸ
のうちの第一のマークアドレスXm１を記憶する
第一のマークアドレス記憶手段Ｍ１と、アドレス指定手段RXが指定可能なアドレスＸ
のうちの第二のマークアドレスXm２を記憶する
第二のマークアドレス記憶手段Ｍ２と、任意の二つのマーク指定信号Ｓ１の各供給時点
にて、歩進中のアドレス指定手段RXが指定して
いる二つのアドレスのうち、小さい方のアドレス
を第一のマークアドレスXm１として、第一のマ
ークアドレス記憶手段Ｍ１に割り当て、該二つの
アドレスのうち、大きい方のアドレスを第二のマ
ークアドレスXm２として、第二のマークアドレ
ス記憶手段Ｍ２に割り当てるマークアドレス割り
当て手段Ａと、リピート指令信号Ｓ２の供給期間内に、再生歩
進中のアドレス指定手段RXが指定するアドレス
Ｘが、第一のマークアドレス記憶手段Ｍ１に記憶
されている第一のマークアドレスXm１に到達し
たことを判別して、該アドレス指定手段RXに対
して先頭アドレスＸ０をセツトし、該アドレスＸ
が、第二のマークアドレス記憶手段Ｍ２に記憶さ
れている第二のマークアドレスXm２に到達した
ことを判別して、第一のマークアドレス記憶手段
Ｍ１から第一のマークアドレスXm１を読み出し
て、該アドレス指定手段RXに対して該アドレス
Xm１をセツトし更に、該アドレスＸが、最終ア
ドレスXmaxに到達したことを判別して、第二の
マークアドレス記憶手段Ｍ２から第二のマークア
ドレスXm２を読み出して、該アドレス指定手段
RXに対して該アドレスXm２をセツトするリピ
ート演奏制御手段Ｂとを備えた電子楽器のための
シークエンサにおいて、再生歩進中のアドレス指定手段RXが指定して
いるアドレスＸが第一のマークアドレス記憶手段
Ｍ１に記憶されている第一のマークアドレスXm
１よりも小さいことを判別して、第一マーク下領
域表示信号Ｓ３を出力し、該アドレスＸが第一の
マークアドレスXm１に到達したことを判別し
て、第一マーク通過表示信号Ｓ４を出力し、更
に、該アドレスＸが第一のマークアドレスXm１
よりも大きいことを判別して第一マーク上領域表
示信号Ｓ５を出力する第一のマーク表示制御手段
Ｃ１と、再生歩進中のアドレス指定手段RXが指定して
いるアドレスＸが第二のマークアドレス記憶手段
Ｍ２に記憶されている第二のマークアドレスXm
２より小さいことを判別して、第二マーク下領域
表示信号Ｓ６を出力し、該アドレスＸが第二のマ
ークアドレスXm２に到達したことを判別して、
第二マーク通過表示信号Ｓ７を出力し、更に、該
アドレスＸが第二のマークアドレスXm２よりも
大きいことを判別して、第二マーク上領域表示信
号Ｓ８を出力する第二のマーク表示制御手段Ｃ２
と、第一のマーク表示制御手段Ｃ１からの各表示信
号Ｓ３，Ｓ４，Ｓ５に対応する三つの状態を表示
可能な第一のマーク表示素子DM１、及び、第二
のマーク表示制御手段Ｃ２からの各表示信号Ｓ
６，Ｓ７，Ｓ８に対応する三つの状態を表示可能
な第二のマーク表示素子DM２を有するマーク表
示手段DISとが付設されていることを特徴とする
シークエンサ。