JPH04337640A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所謂ペデスタルイオン
注入部を有する半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】バイポーラトランジスタの高性能化のた
めには、ペデスタルイオン注入を行うことが有効である
。これは、高エネルギのイオン注入によって、真性コレ
クタの直下に選択的に、ｎｐｎトランジスタではｎ＋　
領域を形成し、これによってコレクタ抵抗の低減とカー
ク効果の抑制とを図るものである。

【０００３】なお、コレクタ全体の不純物濃度を高める
ことによっても、コレクタ抵抗の低減等は達成すること
ができる。しかし、この様にすると、ベース・コレクタ
間の接合容量が増大して、トランジスタの性能が劣化す
る。

【０００４】ところで、ベース取出し電極とエミッタ取
出し電極とを互いに異なる層の多結晶Ｓｉ膜で形成する
所謂２層多結晶Ｓｉ膜構造のトランジスタの製造に際し
ては、従来、ペデスタルイオン注入を次の様にして行っ
ていた。

【０００５】即ち、ベース取出し電極用の多結晶Ｓｉ膜
とこの多結晶Ｓｉ膜を覆っている層間絶縁膜であるＳｉ
Ｏ２　膜とに、レジストをマスクにしてエミッタ及びベ
ースを形成するための開口を形成し、レジストを除去し
た後に、ＳｉＯ２　膜をマスクにしてペデスタルイオン
注入を行っていた。

【０００６】

【発明が解決しようとする課題】ところが、ペデスタル
イオン注入は上述の様に高エネルギで行うので、ＳｉＯ
２　膜のみをマスクにするためには、このＳｉＯ２　膜
の膜厚を厚くする必要がある。しかし、層間絶縁膜であ
るＳｉＯ２　膜は除去されることがないので、このＳｉ
Ｏ２　膜の膜厚を厚くすると、コンタクト孔等における
段差が大きくなる。従って、従来の方法では、段差部に
おける配線の断線が多くなり、高品質の半導体装置を製
造することができなかった。

【０００７】

【課題を解決するための手段】本発明により半導体装置
の製造方法は、ベース取出し電極である導電膜２２及び
これを覆う層間絶縁膜２４にエミッタ３７、ベース３６
及びコレクタ１３ａに対応する開口２６を形成するため
のパターンのレジスト２５を前記層間絶縁膜２４上に形
成する工程と、少なくとも前記レジスト２５をマスクに
して半導体基体１３に不純物を導入して不純物領域２７
を形成する工程とを夫々具備している。

【０００８】

【作用】本発明による半導体装置の製造方法では、不純
物領域２７を形成するに際して少なくともレジスト２５
をマスクにしているが、レジスト２５はいずれは除去さ
れるので、このレジスト２５を所望の厚さにすることが
できる。従って、マスクとして必要な厚さをレジスト２
５によって得ることができ、層間絶縁膜２４のみをマス
クにする場合に比べて、この層間絶縁膜２４の膜厚が薄
くてよい。

【０００９】

【実施例】以下、ｎｐｎバイポーラトランジスタの製造
に適用した本発明の第１〜第４実施例を、図１〜６を参
照しながら説明する。

【００１０】図１〜６は、第１実施例を示している。こ
の第１実施例では、図１に示す様に、ｐ型のＳｉ基板１
１の表面部にｎ＋　埋込層１２を選択的に形成し、この
状態でＳｉ基板１１上にｎ型のＳｉエピタキシャル層１
３を成長させる。

【００１１】そして、Ｓｉエピタキシャル層１３のうち
の素子分離領域に、ＬＯＣＯＳ法によってＳｉＯ２　膜
１４を形成する。この時点ではＳｉＯ２　膜１４にバー
ズヘッドが形成されているので、フォトレジスト（図示
せず）の塗布及びエッチバックによって、ＳｉＯ２　膜
１４を平坦化する。

【００１２】その後、コレクタ電極用のプラグイン領域
であるｎ＋　領域１５をＳｉエピタキシャル層１３に形
成し、チャネルストッパであるｐ＋　領域１６をイオン
注入によってＳｉＯ２　膜１４下に形成する。そして、
ＳｉＯ２　膜１７を全面に形成し、Ｓｉエピタキシャル
層１３に達する開口２１をＳｉＯ２　膜１７に形成する
。

【００１３】その後、多結晶Ｓｉ膜２２を減圧ＣＶＤ法
によって全面に堆積させ、この多結晶Ｓｉ膜２２にｐ型
の不純物を高濃度にイオン注入する。そして、フォトレ
ジスト２３をベース取出し電極のパターンに加工し、こ
のフォトレジスト２３をマスクにして多結晶Ｓｉ膜２２
をパターニングする。フォトレジスト２３は、その後に
除去する。

【００１４】次に、図２に示す様に、ＳｉＯ２　膜２４
をＣＶＤ法で全面に堆積させる。そして、エミッタ及び
ベースを形成する領域のパターンにフォトレジスト２５
を加工し、このフォトレジスト２５をマスクにしてＳｉ
Ｏ２膜２４及び多結晶Ｓｉ膜２２に開口２６を形成する
。 従って、この開口２６は開口２１内に形成される。

【００１５】その後、フォトレジスト２５及びＳｉＯ２
　膜２４をマスクして、Ｐｈｏｓ＋　を３００〜４００
ｋｅＶのエネルギで１０１２〜１０１３ｃｍ−２程度の
ドーズ量にイオン注入することによって、ペデスタルイ
オン注入部であるｎ＋　領域２７を開口２６の下方に形
成する。そして、フォトレジスト２５を除去した後、リ
ンクベースであるｐ領域３１をイオン注入によって形成
する。

【００１６】次に、図３に示す様に、ＳｉＯ２　膜３２
をＣＶＤ法によって全面に堆積させた後、アニールを行
う。この結果、多結晶Ｓｉ膜２２から開口２１を介して
Ｓｉエピタキシャル層１３へ不純物が固相拡散して、グ
ラフトベースであるｐ＋　領域３３が形成される。

【００１７】その後、ＳｉＯ２　膜３２の全面をエッチ
バックして、ＳｉＯ２　膜３２から成る側壁を開口２６
の内側面に形成する。従って、側壁になっているＳｉＯ
２　膜３２の内側に、更に開口３４が形成される。

【００１８】次に、図４に示す様に、１０００〜２００
０Å程度の膜厚の多結晶Ｓｉ膜３５をＣＶＤ法によって
全面に堆積させ、この多結晶Ｓｉ膜３５にＢＦ２　＋　
を５０ｋｅＶ程度のエネルギで１〜５×１０１４ｃｍ−
２程度のドーズ量にイオン注入する。

【００１９】その後、９００℃程度の温度のアニールを
３０分程度に亘って行う。この結果、多結晶Ｓｉ膜３５
から開口３４を介してＳｉエピタキシャル層１３へＢＦ
２　＋　が固相拡散して、ベースであるｐ領域３６が形
成される。

【００２０】次に、多結晶Ｓｉ膜３５にＡｓ＋　を５０
ｋｅＶ程度のエネルギで１〜２×１０１６ｃｍ−２程度
のドーズ量にイオン注入し、１０００〜１１００℃程度
の温度のアニールを５〜１０秒程度に亘って行う。この
結果、多結晶Ｓｉ膜３５から開口３４を介してＳｉエピ
タキシャル層１３へＡｓ＋　が固相拡散して、図５に示
す様に、エミッタであるｎ＋　領域３７が形成される。 なお、ベースであるｐ領域３６の直下のＳｉエピタキシ
ャル層１３ａがコレクタになる。

【００２１】その後、フォトレジスト４１をエミッタ取
出し電極のパターンに加工し、このフォトレジスト４１
をマスクにして多結晶Ｓｉ膜３５をパターニングする。 フォトレジスト４１は、その後に除去する。

【００２２】次に、図６に示す様に、多結晶Ｓｉ膜２２
及びｎ＋　領域１５に達する開口４２、４３をＳｉＯ２
　膜２４、１７に形成し、この状態でＡｌ膜を全面にス
パッタ堆積させる。そして、このＡｌ膜をパターニング
し、エミッタ電極、ベース電極及びコレクタ電極である
Ａｌ膜４４、４５、４６を形成して、ｎｐｎバイポーラ
トランジスタを完成させる。

【００２３】以上の様な第１実施例では、図２の工程に
おいて説明した様に、ペデスタルイオン注入部であるｎ
＋　領域２７を形成するに際して、フォトリレジスト２
５とＳｉＯ２　膜２４とをマスクにしている。このため
、ＳｉＯ２　膜２４のみをマスクにする既述の従来例に
比べて、このＳｉＯ２　膜２４の膜厚が薄くてよい。

【００２４】従って、図６からも明らかな様に、開口２
６、４２、４３の段差が小さく、これらの開口２６、４
２、４３の段差部におけるＡｌ膜４４〜４６の断線が少
ない。

【００２５】次に、第２実施例を説明する。この第２実
施例は、第１実施例の図２の工程において、ｎ＋　領域
２７の形成前には開口２６を多結晶Ｓｉ膜２２の途中ま
でしか形成せず、ｎ＋　領域２７の形成後に多結晶Ｓｉ
膜２２の残りにも開口２６を形成することを除いて、上
述の第１実施例と実質的に同様の工程を実行する。

【００２６】ところで、開口２６を形成するためのＲＩ
Ｅ時に、その反応ガスの材料であるフッ化炭素等の汚染
物やフォトレジスト２５に含まれている重金属、炭素等
が、開口２６の底面及び内側面に付着する。上記の重金
属としては、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｃｕ、Ａｌ、Ｆｅ
等があり、特にＮａ、Ｆｅが多く含まれている。

【００２７】従って、第１実施例の様にｎ＋　領域２７
の形成前に開口２６を完全に形成しておくと、ｎ＋　領
域２７を形成するためのペデスタルイオン注入時に、上
記の汚染物等がＳｉエピタキシャル層１３中へノックオ
ンされる。この結果、トランジスタの特性が劣化したり
、歩留りが低下したりする。

【００２８】しかし、この第２実施例では、ペデスタル
イオン注入時には開口２６の底部に多結晶Ｓｉ膜２２の
一部が残っている。従って、上記のノックオンを防止し
て、トランジスタの特性劣化や歩留りの低下を防止する
ことが可能である。

【００２９】なお、ペデスタルイオン注入のエネルギに
は、ベースであるｐ領域３６下の残りのＳｉエピタキシ
ャル層１３の厚さとグラフトベースであるｐ＋　領域３
３の接合深さとから決まる最適値がある。

【００３０】例えば、残りのＳｉエピタキシャル層１３
の厚さを０．７〜０．８μｍ、ｐ＋　領域３３の接合深
さを０．３〜０．４μｍとすると、Ｓｉエピタキシャル
層１３中の投影飛程は０．４５〜０．５μｍが最適にな
り、ペデスタルイオン注入のエネルギは既述の様に３０
０〜４００ｋｅＶ程度になる。

【００３１】この様なエネルギのイオン注入を４００ｋ
ｅＶクラスのイオン注入装置で実現するためには、開口
２６の底部に残す多結晶Ｓｉ膜２２の膜厚を最高でも１
０００Å程度にする必要がある。従って、多結晶Ｓｉ膜
２４の膜厚を１５００Å程度とすると、この第２実施例
では、ｎ＋　領域２７の形成前には５００Å程度の膜厚
だけ多結晶Ｓｉ膜２２をＲＩＥする。

【００３２】次に、第３実施例を説明する。この第３実
施例は、第１実施例の図２の工程において、ｎ＋　領域
２７の形成前には開口２６をＳｉＯ２　膜２４にしか形
成せず、ｎ＋　領域２７の形成後に多結晶Ｓｉ膜２２の
膜厚の全体に亘って開口２６を形成することを除いて、
上述の第１及び第２実施例と実質的に同様の工程を実行
する。

【００３３】但し、この第３実施例では、上述の第２実
施例で示した条件下で、５００〜６００ｋｅＶクラスの
イオン注入装置を用いて、ペデスタルイオン注入を行う
。この様なイオン注入装置を用いれば、多結晶Ｓｉ膜２
２の１５００Å程度という膜厚の全体を残しておいても
、第２実施例と同様の深さにｎ＋　領域２７を形成する
ことができる。

【００３４】次に、第４実施例を説明する。この第４実
施例は、第１実施例の図２の工程において、ｎ＋　領域
２７の形成前には開口２６を形成せず、パターニングし
たフォトレジスト２５のみをマスクにしてペデスタルイ
オン注入を行い、ｎ＋　領域２７の形成後にＳｉＯ２　
膜２４及び多結晶Ｓｉ膜２２の膜厚の全体に亘って開口
２６を形成することを除いて、上述の第１〜第３実施例
と実質的に同様の工程を実行する。この様な第４実施例
も、ＭｅＶクラスのイオン注入装置を用いれば、実行可
能である。

【００３５】

【発明の効果】本発明による半導体装置の製造方法では
、ベース取出し電極を覆っており除去されることのない
層間絶縁膜の膜厚が薄くてよいので、コンタクト孔等に
おける段差が小さい。従って、段差部における配線の断
線が少なく、高品質の半導体装置を製造することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例の一部を示す側断面図であ
る。

【図２】図１の工程に続く工程を示す側断面図である。

【図３】図２の工程に続く工程を示す側断面図である。

【図４】図３の工程に続く工程を示す側断面図である。

【図５】図４の工程に続く工程を示す側断面図である。

【図６】図５の工程に続く工程を示す側断面図である。

【符号の説明】

２２　　　　多結晶Ｓｉ膜 ２４　　　　ＳｉＯ２　膜 ２５　　　　フォトレジスト ２６　　　　開口 ２７　　　　ｎ＋　領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基体上の導電膜でベース取出し電極
   が形成されており、前記導電膜とこの導電膜を覆ってい
   る層間絶縁膜とに設けられている開口下の前記半導体基
   体にエミッタ、ベース及びコレクタが形成されており、
   前記コレクタと同一導電型で且つこのコレクタよりも高
   濃度の不純物領域がこのコレクタ下に選択的に形成され
   ている半導体装置の製造方法において、前記開口を形成
   するためのパターンのレジストを前記層間絶縁膜上に形
   成する工程と、少なくとも前記レジストをマスクにして
   前記半導体基体に不純物を導入して前記不純物領域を形
   成する工程とを夫々具備する半導体装置の製造方法。