JPH04325895A - タイミング信号発生回路およびモータ - Google Patents
タイミング信号発生回路およびモータInfo
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- JPH04325895A JPH04325895A JP3119511A JP11951191A JPH04325895A JP H04325895 A JPH04325895 A JP H04325895A JP 3119511 A JP3119511 A JP 3119511A JP 11951191 A JP11951191 A JP 11951191A JP H04325895 A JPH04325895 A JP H04325895A
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- 230000001360 synchronised effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- Brushless Motors (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】フロッピーディスク駆動装置等の
インデックス信号や、ビデオテープレコーダ等のＰＧ信
号のタイミングを正確にする同期回路に関する。
インデックス信号や、ビデオテープレコーダ等のＰＧ信
号のタイミングを正確にする同期回路に関する。
【０００２】
【従来の技術】図５は従来のインデックス信号の同期回
路の一例の回路図である。従来のインデックス信号の同
期回路２１は、ホール素子２１ａで検出されたインデッ
クス信号Ｖｈと基準電圧Ｖｔとを比較するコンパレータ
２１ｂと、このコンパレータ２１ｂの出力信号Ｖｐを基
準タイミング信号Ｖｃに同期させるフリップフロップ２
１ｃとにより構成されていた。更に、抵抗Ｒ１，Ｒ２及
びＲ３，Ｒ４で夫々前記インデックス電圧Ｖｈ及び基準
電圧Ｖｔを分圧して前記コンパレータ２１ｂに入力する
よう構成されていた。又、モータのロータの外周に設け
られた所謂ＦＧ（Ｆｒｅｑｕｅｎｃｙ Ｇｅｎｅｒａ
ｔｏｒ）マグネットの一部にインデックス磁極が設けら
れ、このインデックス磁極をステータ上の前記インデッ
クス磁極の近傍に設けられた前記ホール素子２１ａで検
出して前記インデックス信号Ｖｈを得ていた。又、一般
に基準タイミング信号として前記ロータの回転により得
られるＦＧ信号を用い、前記ロータが１回転する度に６
０パルスの信号が発生するよう構成されていた。
路の一例の回路図である。従来のインデックス信号の同
期回路２１は、ホール素子２１ａで検出されたインデッ
クス信号Ｖｈと基準電圧Ｖｔとを比較するコンパレータ
２１ｂと、このコンパレータ２１ｂの出力信号Ｖｐを基
準タイミング信号Ｖｃに同期させるフリップフロップ２
１ｃとにより構成されていた。更に、抵抗Ｒ１，Ｒ２及
びＲ３，Ｒ４で夫々前記インデックス電圧Ｖｈ及び基準
電圧Ｖｔを分圧して前記コンパレータ２１ｂに入力する
よう構成されていた。又、モータのロータの外周に設け
られた所謂ＦＧ（Ｆｒｅｑｕｅｎｃｙ Ｇｅｎｅｒａ
ｔｏｒ）マグネットの一部にインデックス磁極が設けら
れ、このインデックス磁極をステータ上の前記インデッ
クス磁極の近傍に設けられた前記ホール素子２１ａで検
出して前記インデックス信号Ｖｈを得ていた。又、一般
に基準タイミング信号として前記ロータの回転により得
られるＦＧ信号を用い、前記ロータが１回転する度に６
０パルスの信号が発生するよう構成されていた。
【０００３】図６は前記同期回路２１の動作を示すタイ
ミングチャートで、同図（Ａ）は前記インデックス信号
Ｖｈを示し、このインデックス信号Ｖｈは前記コンパレ
ータ２１ｂで前記基準電圧Ｖｔと比較され同図（Ｂ）に
示すパルス状の信号Ｖｐとして出力される。しかしこの
ままではこの信号Ｖｐは前記インデックス信号Ｖｈの感
度のばらつきや変動及び前記ホール素子２１ａの取り付
け誤差等の要因により許容限界以上のタイミング誤差を
生じるため、前記フリップフロップ２１ｃを用いてタイ
ミング変動の比較的少ない前記ＦＧ信号Ｖｃに同期を合
せるようにしていた。同図（Ｃ）はこのＦＧ信号Ｖｃの
波形を示し、前記フリップフロップ２１ｃの一方の入力
端子に前記信号Ｖｐを入力し、他方の入力端子に前記信
号Ｖｃを入力することにより、前記信号Ｖｐの立ち下が
りＥ１１が前記信号Ｖｃの立上がりＥ１２とＥ１３との
間にある限り、同図（Ｄ）に示すように前記フリップフ
ロップ２１ｃの出力信号Ｖｄの立ち下がりＥ１４は前記
信号ＶｃのＥ１３のタイミングとなり、前記信号Ｖｐの
タイミング誤差は前記ＦＧ信号Ｖｃの誤差と略同じにな
る。
ミングチャートで、同図（Ａ）は前記インデックス信号
Ｖｈを示し、このインデックス信号Ｖｈは前記コンパレ
ータ２１ｂで前記基準電圧Ｖｔと比較され同図（Ｂ）に
示すパルス状の信号Ｖｐとして出力される。しかしこの
ままではこの信号Ｖｐは前記インデックス信号Ｖｈの感
度のばらつきや変動及び前記ホール素子２１ａの取り付
け誤差等の要因により許容限界以上のタイミング誤差を
生じるため、前記フリップフロップ２１ｃを用いてタイ
ミング変動の比較的少ない前記ＦＧ信号Ｖｃに同期を合
せるようにしていた。同図（Ｃ）はこのＦＧ信号Ｖｃの
波形を示し、前記フリップフロップ２１ｃの一方の入力
端子に前記信号Ｖｐを入力し、他方の入力端子に前記信
号Ｖｃを入力することにより、前記信号Ｖｐの立ち下が
りＥ１１が前記信号Ｖｃの立上がりＥ１２とＥ１３との
間にある限り、同図（Ｄ）に示すように前記フリップフ
ロップ２１ｃの出力信号Ｖｄの立ち下がりＥ１４は前記
信号ＶｃのＥ１３のタイミングとなり、前記信号Ｖｐの
タイミング誤差は前記ＦＧ信号Ｖｃの誤差と略同じにな
る。
【０００４】
【発明が解決しようとする課題】しかし、前記インデッ
クス信号Ｖｈのタイミング誤差や変動が大きくなるとイ
ンデックス信号の発生が遅れ、同図（Ｅ）に示すインデ
ックス信号Ｖｈ´のようになる。従って前記信号Ｖｐの
立ち下がりも同図（Ｃ）に示すＥ１２とＥ１３の間を超
えＥ１３とＥ１５との間にずれ、同図（Ｆ）に示す信号
Ｖｐ´のように立ち下がりがＥ１６になり、同図（Ｇ）
に示すように出力インデックス信号Ｖｄ´の立ち下がり
Ｅ１７は前記Ｅ１４より更に遅れＥ１５のタイミングに
なる。前記出力インデックス信号Ｖｄの立ち下がりが前
記Ｅ１７のタイミングまで遅れると、例えばフロッピー
ディスク駆動装置等の円盤状記憶装置ではデータの書込
みや読出しに支障をきたし易くなり、ビデオテープレコ
ーダのドラムモータでは画面乱れを生じ易くなる。これ
は前記インデックス信号Ｖｈのタイミング誤差や変動の
大きさに対して前記基準タイミング信号Ｖｃの周期が短
く許容幅（即ち、Ｖｃの立ち下がりと立ち下がりの間隔
）が狭いために発生するものである。一方、基準タイミ
ング信号として周期が長い、例えばモータのロータ位置
検出信号等で同期を合せるようにすると前記許容幅は広
くなるが基準タイミング信号自体のタイミング変動がＦ
Ｇ信号に比べて大きくなり、出力インデックス信号のタ
イミングは必要な精度を得るのが難しくなる。
クス信号Ｖｈのタイミング誤差や変動が大きくなるとイ
ンデックス信号の発生が遅れ、同図（Ｅ）に示すインデ
ックス信号Ｖｈ´のようになる。従って前記信号Ｖｐの
立ち下がりも同図（Ｃ）に示すＥ１２とＥ１３の間を超
えＥ１３とＥ１５との間にずれ、同図（Ｆ）に示す信号
Ｖｐ´のように立ち下がりがＥ１６になり、同図（Ｇ）
に示すように出力インデックス信号Ｖｄ´の立ち下がり
Ｅ１７は前記Ｅ１４より更に遅れＥ１５のタイミングに
なる。前記出力インデックス信号Ｖｄの立ち下がりが前
記Ｅ１７のタイミングまで遅れると、例えばフロッピー
ディスク駆動装置等の円盤状記憶装置ではデータの書込
みや読出しに支障をきたし易くなり、ビデオテープレコ
ーダのドラムモータでは画面乱れを生じ易くなる。これ
は前記インデックス信号Ｖｈのタイミング誤差や変動の
大きさに対して前記基準タイミング信号Ｖｃの周期が短
く許容幅（即ち、Ｖｃの立ち下がりと立ち下がりの間隔
）が狭いために発生するものである。一方、基準タイミ
ング信号として周期が長い、例えばモータのロータ位置
検出信号等で同期を合せるようにすると前記許容幅は広
くなるが基準タイミング信号自体のタイミング変動がＦ
Ｇ信号に比べて大きくなり、出力インデックス信号のタ
イミングは必要な精度を得るのが難しくなる。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に本発明は、まず第１の手段としてモータの回転基準位
置を示すインデックス信号を発生するインデックス信号
発生手段と、前記インデックス信号を第１基準信号に同
期させる第１同期手段と、前記第１同期手段の出力信号
を前記第１基準信号より周期の短い第２基準信号に同期
させる第２同期手段とを備えた。次に第２の手段として
前記インデックス信号発生手段と、前記第１基準信号を
前記第２基準信号に同期させる第３同期手段と、前記イ
ンデックス信号を前記第３同期手段の出力信号に同期さ
せる第４同期手段とを備えたことを特徴とする。
に本発明は、まず第１の手段としてモータの回転基準位
置を示すインデックス信号を発生するインデックス信号
発生手段と、前記インデックス信号を第１基準信号に同
期させる第１同期手段と、前記第１同期手段の出力信号
を前記第１基準信号より周期の短い第２基準信号に同期
させる第２同期手段とを備えた。次に第２の手段として
前記インデックス信号発生手段と、前記第１基準信号を
前記第２基準信号に同期させる第３同期手段と、前記イ
ンデックス信号を前記第３同期手段の出力信号に同期さ
せる第４同期手段とを備えたことを特徴とする。
【０００６】
【作用】第１の手段では、インデックス信号をまず第１
同期手段で周期の長い第１基準信号に同期させ、次に前
記第１同期手段の出力信号を第２同期手段で周期の短い
第２基準信号に同期させる。第２の手段では、まず第３
同期手段で前記第１基準信号を前記第２基準信号に同期
させ、次にインデックス信号を第４同期手段で前記第３
同期手段の出力信号に同期させる。
同期手段で周期の長い第１基準信号に同期させ、次に前
記第１同期手段の出力信号を第２同期手段で周期の短い
第２基準信号に同期させる。第２の手段では、まず第３
同期手段で前記第１基準信号を前記第２基準信号に同期
させ、次にインデックス信号を第４同期手段で前記第３
同期手段の出力信号に同期させる。
【０００７】
【実施例】以下、添付図面を参照しながら本発明につい
て説明する。図１は本発明に係るインデックス信号の同
期回路の第１実施例の構成図、図２は同第１実施例の動
作を示すタイミングチャート、図３は同第２実施例の構
成図、図４は同第２実施例の動作を示すタイミングチャ
ートである。尚、従来例と同様の部分については同じ番
号を付しその説明を省略する。
て説明する。図１は本発明に係るインデックス信号の同
期回路の第１実施例の構成図、図２は同第１実施例の動
作を示すタイミングチャート、図３は同第２実施例の構
成図、図４は同第２実施例の動作を示すタイミングチャ
ートである。尚、従来例と同様の部分については同じ番
号を付しその説明を省略する。
【０００８】本実施例では、周期の比較的長い基準信号
の一例としてロータの位置を検出するロータ位置信号を
用い、周期の比較的短い信号の一例としてＦＧ信号を用
いたが規則的なパルスを発生する信号であれば他の信号
を用いてもよい。まず請求項１に係る第１実施例から説
明する。図１において、インデックス信号の同期回路１
は、ホール素子２１ａと分圧抵抗Ｒ１乃至Ｒ４とコンパ
レータ２ａとにより構成されたインデックス信号発生回
路２と、このインデックス信号発生回路２の出力信号Ｖ
ｐをロータ位置信号Ｖｒに同期させるフリップフロップ
３ａで構成された第１同期回路３と、この第１同期回路
３の出力信号ＶｕをＦＧ信号Ｖｃに同期させるフリップ
フロップ４ａで構成された第２同期回路４とにより構成
される。
の一例としてロータの位置を検出するロータ位置信号を
用い、周期の比較的短い信号の一例としてＦＧ信号を用
いたが規則的なパルスを発生する信号であれば他の信号
を用いてもよい。まず請求項１に係る第１実施例から説
明する。図１において、インデックス信号の同期回路１
は、ホール素子２１ａと分圧抵抗Ｒ１乃至Ｒ４とコンパ
レータ２ａとにより構成されたインデックス信号発生回
路２と、このインデックス信号発生回路２の出力信号Ｖ
ｐをロータ位置信号Ｖｒに同期させるフリップフロップ
３ａで構成された第１同期回路３と、この第１同期回路
３の出力信号ＶｕをＦＧ信号Ｖｃに同期させるフリップ
フロップ４ａで構成された第２同期回路４とにより構成
される。
【０００９】図２において、（Ａ）は前記ホール素子２
１ａの出力信号であるインデックス信号Ｖｈの波形を示
し、この信号Ｖｈは前記コンパレータ２ａで基準信号Ｖ
ｔと比較され同図（Ｂ）に示すように出力信号として信
号Ｖｐが得られる。この出力信号Ｖｐは更に前記フリッ
プフロップ３ａに入力され同図（Ｃ）に示す前記ロータ
位置信号Ｖｒと同期がとられ出力として同図（Ｄ）に示
す出力信号Ｖｕが得られる。即ち、同図（Ｂ）の信号Ｖ
ｐがＥ１で立ち下がりローレベルになっていて、且つ同
図（Ｃ）の信号Ｖｒが立上がった点Ｅ２で同図（Ｄ）に
示すように信号Ｖｕが発生する。次に、この信号Ｖｕは
前記フリップフロップ４ａに入力され同図（Ｅ）に示す
前記信号Ｖｒより比較的周期の短い信号Ｖｃと再び同期
がとられる。即ち、前記フリップフロップ３ａと同様に
同図（Ｄ）の信号ＶｕがＥ３で立ち下がりローレベルに
なっていて、且つ同図（Ｅ）の信号Ｖｃが立上がった点
Ｅ４で同図（Ｆ）に示すように信号Ｖｗが発生する。
１ａの出力信号であるインデックス信号Ｖｈの波形を示
し、この信号Ｖｈは前記コンパレータ２ａで基準信号Ｖ
ｔと比較され同図（Ｂ）に示すように出力信号として信
号Ｖｐが得られる。この出力信号Ｖｐは更に前記フリッ
プフロップ３ａに入力され同図（Ｃ）に示す前記ロータ
位置信号Ｖｒと同期がとられ出力として同図（Ｄ）に示
す出力信号Ｖｕが得られる。即ち、同図（Ｂ）の信号Ｖ
ｐがＥ１で立ち下がりローレベルになっていて、且つ同
図（Ｃ）の信号Ｖｒが立上がった点Ｅ２で同図（Ｄ）に
示すように信号Ｖｕが発生する。次に、この信号Ｖｕは
前記フリップフロップ４ａに入力され同図（Ｅ）に示す
前記信号Ｖｒより比較的周期の短い信号Ｖｃと再び同期
がとられる。即ち、前記フリップフロップ３ａと同様に
同図（Ｄ）の信号ＶｕがＥ３で立ち下がりローレベルに
なっていて、且つ同図（Ｅ）の信号Ｖｃが立上がった点
Ｅ４で同図（Ｆ）に示すように信号Ｖｗが発生する。
【００１０】もし前記信号Ｖｐの立ち下がりＥ１のタイ
ミングが遅れたとしても、このＥ１が前記信号Ｖｒの立
上がりＥ２のタイミングより遅れなければ前記信号Ｖｕ
の立ち下がりＥ３のタイミングが変化することはない。 即ち、前記信号Ｖｒの周期を前記Ｖｃの周期より長くし
たので前記信号Ｖｐを前記信号Ｖｃで同期をとった場合
に比べ前記信号Ｖｐの立上がりのタイミング誤差の許容
範囲を大きくすることができる。この信号Ｖｕを前記フ
リップフロップ４ａに入力し前記信号Ｖｃで同期を合せ
る動作は前記従来例と同様になる。従って、前記Ｖｃの
みで同期をとった場合に比べてタイミング誤差の許容範
囲を大きくすることができる。
ミングが遅れたとしても、このＥ１が前記信号Ｖｒの立
上がりＥ２のタイミングより遅れなければ前記信号Ｖｕ
の立ち下がりＥ３のタイミングが変化することはない。 即ち、前記信号Ｖｒの周期を前記Ｖｃの周期より長くし
たので前記信号Ｖｐを前記信号Ｖｃで同期をとった場合
に比べ前記信号Ｖｐの立上がりのタイミング誤差の許容
範囲を大きくすることができる。この信号Ｖｕを前記フ
リップフロップ４ａに入力し前記信号Ｖｃで同期を合せ
る動作は前記従来例と同様になる。従って、前記Ｖｃの
みで同期をとった場合に比べてタイミング誤差の許容範
囲を大きくすることができる。
【００１１】次に請求項２に係る第２実施例について説
明する。図３において、インデックス信号の同期回路１
１は、図示しないホール素子と分圧抵抗とコンパレータ
１２ａとにより構成されたインデックス信号発生回路１
２と、ロータ位置信号ＶｒをＦＧ信号Ｖｃに同期させる
フリップフロップ１３ａで構成された第３同期回路１３
と、このフリップフロップ１３ａの出力信号Ｖｘを前記
信号Ｖｐに同期させるフリップフロップ１４ａで構成さ
れた第４同期回路１４とにより構成される。
明する。図３において、インデックス信号の同期回路１
１は、図示しないホール素子と分圧抵抗とコンパレータ
１２ａとにより構成されたインデックス信号発生回路１
２と、ロータ位置信号ＶｒをＦＧ信号Ｖｃに同期させる
フリップフロップ１３ａで構成された第３同期回路１３
と、このフリップフロップ１３ａの出力信号Ｖｘを前記
信号Ｖｐに同期させるフリップフロップ１４ａで構成さ
れた第４同期回路１４とにより構成される。
【００１２】図４において、（Ａ）及び（Ｂ）は図２と
同様のため同一記号を付し説明を省略する。第２実施例
においては、まず信号Ｖｒを信号Ｖｃに同期させる。即
ち、同図（Ｃ）に示す信号Ｖｒは前記フリップフロップ
１３ａに入力され同図（Ｄ）に示す前記信号Ｖｃと同期
がとられ出力として同図（Ｅ）に示す出力信号Ｖｘが得
られる。即ち、この出力信号Ｖｘは前記信号Ｖｃより比
較的周期が長くなる。前記信号Ｖｐを前記フリップフロ
ップ１４ａに入力して同図（Ｆ）に示す前記信号Ｖｘと
同期を合せ出力信号Ｖｙを発生させるようにしたので前
記信号Ｖｐの立上がりのタイミング誤差の許容誤差を大
きくすることができる。
同様のため同一記号を付し説明を省略する。第２実施例
においては、まず信号Ｖｒを信号Ｖｃに同期させる。即
ち、同図（Ｃ）に示す信号Ｖｒは前記フリップフロップ
１３ａに入力され同図（Ｄ）に示す前記信号Ｖｃと同期
がとられ出力として同図（Ｅ）に示す出力信号Ｖｘが得
られる。即ち、この出力信号Ｖｘは前記信号Ｖｃより比
較的周期が長くなる。前記信号Ｖｐを前記フリップフロ
ップ１４ａに入力して同図（Ｆ）に示す前記信号Ｖｘと
同期を合せ出力信号Ｖｙを発生させるようにしたので前
記信号Ｖｐの立上がりのタイミング誤差の許容誤差を大
きくすることができる。
【００１３】
【発明の効果】第１基準信号と、この第１基準信号より
比較的周期の短い第２基準信号とを用いてインデックス
信号の同期を合せるようにしたので、インデックス信号
のタイミング誤差の許容範囲を大きくすることができる
。
比較的周期の短い第２基準信号とを用いてインデックス
信号の同期を合せるようにしたので、インデックス信号
のタイミング誤差の許容範囲を大きくすることができる
。
【図１】本発明に係るインデックス信号の同期回路の第
１実施例の構成図である。
１実施例の構成図である。
【図２】同第１実施例の動作を示すタイミングチャート
である。
である。
【図３】同第２実施例の構成図である。
【図４】同第２実施例の動作を示すタイミングチャート
である。
である。
【図５】従来のインデックス信号の同期回路の一例の回
路図である。
路図である。
【図６】同同期回路の動作を示すタイミングチャートで
ある。
ある。
１，１１…インデックス信号の同期回路、２，１２…イ
ンデックス信号発生回路、２ａ，１２ａ…コンパレータ
、３…第１同期回路、３ａ，４ａ，１３ａ，１４ａ…フ
リップフロップ、４…第２同期回路、１３…第３同期回
路、１４…第４同期回路。
ンデックス信号発生回路、２ａ，１２ａ…コンパレータ
、３…第１同期回路、３ａ，４ａ，１３ａ，１４ａ…フ
リップフロップ、４…第２同期回路、１３…第３同期回
路、１４…第４同期回路。
Claims (2)
- 【請求項１】 モータの回転基準位置を示すインデッ
クス信号を発生するインデックス信号発生手段と、前記
インデックス信号を第１基準信号に同期させる第１同期
手段と、前記第１同期手段の出力信号を前記第１基準信
号より周期の短い第２基準信号に同期させる第２同期手
段とを備えたことを特徴とするインデックス信号の同期
回路。 - 【請求項２】 前記インデックス信号発生手段と、前
記第１基準信号を前記第２基準信号に同期させる第３同
期手段と、前記インデックス信号を前記第３同期手段の
出力信号に同期させる第４同期手段とを備えたことを特
徴とする請求項１記載のインデックス信号の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03119511A JP3084785B2 (ja) | 1991-04-23 | 1991-04-23 | タイミング信号発生回路およびモータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03119511A JP3084785B2 (ja) | 1991-04-23 | 1991-04-23 | タイミング信号発生回路およびモータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04325895A true JPH04325895A (ja) | 1992-11-16 |
| JP3084785B2 JP3084785B2 (ja) | 2000-09-04 |
Family
ID=14763079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03119511A Expired - Lifetime JP3084785B2 (ja) | 1991-04-23 | 1991-04-23 | タイミング信号発生回路およびモータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084785B2 (ja) |
-
1991
- 1991-04-23 JP JP03119511A patent/JP3084785B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3084785B2 (ja) | 2000-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
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