JPH0431138B2 - - Google Patents

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JPH0431138B2
JPH0431138B2 JP59212851A JP21285184A JPH0431138B2 JP H0431138 B2 JPH0431138 B2 JP H0431138B2 JP 59212851 A JP59212851 A JP 59212851A JP 21285184 A JP21285184 A JP 21285184A JP H0431138 B2 JPH0431138 B2 JP H0431138B2
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JP
Japan
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control
microcomputer
address
bus
external bus
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JP59212851A
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JPS6191752A (ja
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/285—Halt processor DMA

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Microcomputers (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピユータとその外部に
設けられたバスの制御を実行する機能を有する素
子との間のバス制御権の交換を制御する装置に関
するものである。
〔従来の技術〕
マイクロコンピユータ（以下CPUと記す）と
その外部に設けられたバスの制御を実行する機能
を有する素子との間でバスの制御権の交換をする
際、DMA処理が一般的によく用いられる。従来
のDMA処理におけるＩ／ＯとCPUとのバス制御
権の受け渡しではDMA処理が終了後CPUがバス
の制御権を回復する際次のレジスタ・アクセスの
ため、アドレス演算等が必要となる。従つて、ホ
ールド要求が解除されてから、CPUがスタート
する迄２〜３ステートの余分な期間が生じる、と
いう欠点があつた。
〔発明が解決しようとする問題点〕
本発明の目的は、DMA処理におけるバス制御
権の回復をCPUがすみやかに行えるマイクロコ
ンピユータを得ることにある。
〔問題点を解決するための手段〕
本発明によれば、外部に設けられたバス制御機
構を有する装置との間でバス制御権の受け渡しを
行うマイクロコンピユータにおいて、バス制御機
能を有する装置にバス制御権を与えるとともにマ
イクロコンピユータの動作を待機状態にする手段
と、マイクロコンピユータ内のアドレス出力をラ
ツチするラツチ手段とを有するマイクロコンピユ
ータを得る。
〔実施例〕
次に、図面を参照して本発明をより詳細に説明
する。
第１図は本発明の一実施例であつて、１は補助
タイミング制御部、２はCPUタイミング制御部、
３はアドレス演算部、４はアドレス出力のラツチ
回路、５は出力バツフア回路、７はコントロー
ル・バス制御部、６は制御信号出力バツフアであ
る。これを動作するには、補助タイミング制御部
１でホールド要求信号HOLDを受け、ホールド
アクノレツジ信号HOLDAをかえすと同時に
CPUタイミング制御部２に対してウエイト要求
信号WAITを出力する。アドレス演算部３から
の出力をアドレスラツチ回路４でラツチする。さ
らに、アドレス出力バツフア５及び制御信号出力
バツフア６をハイ・インピーダンスとし外部バス
から切り離す。したがつて、マイクロコンピユー
タの外部からみると、バスの制御権はCPUから
切り離されＩ／Ｏ側に移つており、内部的には、
CPUはウエイト状態であり、またアドレス演算
部３からの出力が保持されているので、ホールド
要求解除後アドレス演算等といつた余分な期間を
費やさずにCPUにバス制御権を渡すことができ
る。
〔発明の効果〕
以上説明したように、DMA処理にともなう
CPUとＩ／Ｏとのバス制御権の受け渡し等の制
御を補助タイミング制御部で行なうことで、外部
的にはCPUはホールド状態とするが、マイク
ロ・コンピユータ内部ではCPUははウエイト状
態にあり、またアドレスが保持されているのであ
るから、バス制御権の受け渡しが速やかになると
いう利点がある。
【図面の簡単な説明】
第１図は本発明装置の一実施例を示すブロツク
図である。 １……補助タイミング制御部、２……CPUタ
イミング制御部、３……アドレス演算部、４……
アドレスラツチ回路、５……アドレス出力バツフ
ア、６……制御信号出力バツフア、７……制御信
号出力部。

Claims (1)

    【特許請求の範囲】
  1. １ アクセスすべきアドレス情報を生成するアド
    レス生成手段と前記アドレス情報およびバス制御
    情報にもとづき外部バスを駆動する出力バツフア
    手段とを備えるとともに、外部に設けられた前記
    外部バスを制御する素子との間で前記外部バスの
    制御権を交換する機能を有するマイクロコンピユ
    ータにおいて、前記素子からの要求にもとづき前
    記出力バツフア手段を非活性化して前記外部バス
    の制御権を前記素子に与えるとともに前記マイク
    ロコンピユータを内部的にはウエイト状態とする
    補助タイミング制御部と、前記アドレス生成手段
    と前記出力バツフア手段との間に介在し前記補助
    タイミング制御部の制御の下で前記外部バスの制
    御権がマイクロコンピユータに回復するまで前記
    アドレス生成手段からのアドレス情報を保持する
    ラツチ回路とを設けたことを特徴とするマイクロ
    コンピユータ。
JP59212851A 1984-10-11 1984-10-11 マイクロコンピユ−タ Granted JPS6191752A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59212851A JPS6191752A (ja) 1984-10-11 1984-10-11 マイクロコンピユ−タ
US06/786,519 US4807112A (en) 1984-10-11 1985-10-11 Microcomputer with a bus accessible from an external apparatus

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Application Number Priority Date Filing Date Title
JP59212851A JPS6191752A (ja) 1984-10-11 1984-10-11 マイクロコンピユ−タ

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Publication Number Publication Date
JPS6191752A JPS6191752A (ja) 1986-05-09
JPH0431138B2 true JPH0431138B2 (ja) 1992-05-25

Family

ID=16629368

Family Applications (1)

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JP59212851A Granted JPS6191752A (ja) 1984-10-11 1984-10-11 マイクロコンピユ−タ

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US (1) US4807112A (ja)
JP (1) JPS6191752A (ja)

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Publication number Publication date
US4807112A (en) 1989-02-21
JPS6191752A (ja) 1986-05-09

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