JPH04304713A - デジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、変換停止時に出力に発
生する直流オフセット成分を除去する機能を持つデジタ
ル・アナログ変換回路に関する。

【０００２】

【従来の技術】従来、デジタルデータをアナログデータ
に変換する場合、変換処理の停止は、出力へのショック
ノイズや停止期間中の直流オフセット成分の出力を防止
するために、出力データが中点レベル（出力の長時間平
均レベル）又はその近傍のレベルとなった時点で行なっ
ていた。

【０００３】

【発明が解決しようとする課題】従来の方式では、出力
データのレベルを検出していた為に、レベル検出用の比
較器が必要となり、回路規模の増大を招いた。

【０００４】本発明はかかる点を改善し、変換停止処理
を小規模な回路で容易かつ迅速に実現するデジタル・ア
ナログ変換回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明のデジタル・アナ
ログ変換回路は、ロードパルスに同期してデジタルデー
タを取り込み、出力するレジスタと、レジスタの出力を
取り込み、アナログデータに変換して出力するデジタル
・アナログ変換器と、データホールド用キャパシタと並
列にリーク用抵抗を接続し、前記デジタル・アナログ変
換器の出力をロードパルスに同期して取り込むサンプル
ホールド回路と、前記ロードパルスを発生し、変換停止
信号が入力されている間は前記ロードパルスを停止する
タイミング発生器から成ることを特徴とする。

【０００６】また、サンプルホールド回路のリーク用抵
抗と直列に、変換停止信号が入力されている間はＯＮ状
態、通常変換時はＯＦＦ状態となるスイッチを接続した
ことを特徴とする。

【０００７】また、入力デジタルデータが差分符号化さ
れた差分データの場合、入力レジスタの出力を取り込み
、積分してデジタル・アナログ変換器の入力を生成する
積分器が、変換停止信号が入力されている間、内部に保
持している積分値をリセットする積分器であることを特
徴とする。

【０００８】

【実施例】図１は、本発明の第一の実施例を示すブロッ
ク図である。

【０００９】レジスタ１１は、入力デジタルデータを、
タイミング発生器４１の出力するロードパルスの立ち下
がりで取り込み、デジタル・アナログ変換器（以下、Ｄ
ＡＣと略す）２１に出力する。ＤＡＣ２１は、デジタル
データをアナログの電圧に変換して、サンプルホールド
回路（以下、Ｓ／Ｈ回路と略す）に出力する。Ｓ／Ｈ回
路３１は、ロードパルスが‘Ｈ’レベルの間にＤＡＣ２
１の出力をサンプリングし、変換ノイズの除去された信
号をアナログデータとして外部に出力する。

【００１０】ここで、Ｓ／Ｈ回路３１にはデータ保持用
のキャパシタ５１が接続されており、更にキャパシタ５
１にはリーク用抵抗６１が並列に接続されている。リー
ク用抵抗６１は、変換停止時に出力のＤＣオフセット電
圧として残る変換停止直前の出力電圧を減衰させる役目
を持つ。即ち、通常変換時は、ロードパルス毎にデータ
保持用キャパシタ５１の電荷は更新される為、正常なア
ナログ波形として出力されるが、変換停止信号が入力さ
れるとロードパルスが停止する為、キャパシタ５１の電
荷は更新されなくなって一時的に直流電圧が発生するが
、リーク用抵抗６１を通って電荷が徐々に移動する為に
キャパシタ５１は放電し、ＤＣオフセット電圧は減衰、
消滅する。

【００１１】図２は、本発明の第二の実施例を示すブロ
ック図である。

【００１２】基本構成は第一の実施例と同様であるが、
リーク用抵抗６２と直列にスイッチ７２を接続してある
。

【００１３】スイッチ７２は、変換停止信号により制御
され、変換停止信号が入力されている間はＯＮ状態、そ
れ以外はＯＦＦ状態となっている。従って、通常変換時
はリーク用抵抗６２の抵抗値が無限大になったのと同じ
であり、データ保持用キャパシタ５２の電荷は減衰せず
、変換停止時にのみ電荷の減衰が起きる。これにより、
低サンプルレートのシステムへの応用が可能な他、出力
にショックノイズが発生しない範囲でキャパシタ５１の
放電速度を上げることができる。

【００１４】図３は、本発明の第三の実施例を示すブロ
ック図である。

【００１５】本実施例では、デジタル入力として、差分
符号化を行なった差分データを考えている為に、ある時
点での信号レベルを再現するための積分器８３の出力を
ＤＡＣ１３の入力データとして使用しており、その他は
第二の実施例と同じ構成になっている。ここで、変換を
一旦停止した後、再び変換を行なう場合には、積分器８
３には変換停止直前の信号レベルを示すデジタルデータ
が保持されている。従って、そのままの状態で変換を再
開した場合、ＤＡＣ１３の入力にはオフセットのかかっ
たデジタルデータが入力される。これを防止する為、変
換停止信号が入力されている間は、積分器８３の内部に
保持された積分値をリセットしている。

【００１６】

【発明の効果】以上説明した様に、本発明の構成による
と変換停止時のＤＣオフセットを迅速かつ容易に抑制す
ることが、小規模な回路で実現可能となるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す図。

【図２】本発明の第二の実施例を示す図。

【図３】本発明の第三の実施例を示す図。

【符号の説明】

１１，１２，１３　　レジスタ ２１，２２，２３　　デジタル・アナログ変換器３１，
３２，３３　　サンプルホールド回路４１，４２，４３
　　タイミング発生器５１，５２，５３　　データホー
ルド用キャパシタ６１，６２，６３　　リーク用抵抗 ７２，７３　　スイッチ ８３　　積分器

Claims (3)

【特許請求の範囲】
1. 【請求項１】ロードパルスに同期してデジタルデータを
   取り込み、出力するレジスタと、レジスタの出力を取り
   込み、アナログデータに変換して出力するデジタル・ア
   ナログ変換器と、データホールド用キャパシタと並列に
   リーク用抵抗を接続し、前記デジタル・アナログ変換器
   の出力をロードパルスに同期して取り込むサンプルホー
   ルド回路と、前記ロードパルスを発生し、変換停止信号
   が入力されている間は前記ロードパルスを停止するタイ
   ミング発生器から成ることを特徴とするデジタル・アナ
   ログ変換回路。
2. 【請求項２】請求項１のデジタル・アナログ変換回路に
   おいて、サンプルホールド回路のリーク用抵抗と直列に
   、変換停止信号が入力されている間はＯＮ状態、通常変
   換時はＯＦＦ状態となるスイッチを接続したことを特徴
   とする請求項１記載のデジタル・アナログ変換回路。
3. 【請求項３】請求項１及び請求項２のデジタル・アナロ
   グ変換回路において、入力デジタルデータが差分符号化
   された差分データの場合、入力レジスタの出力を取り込
   み、積分してデジタル・アナログ変換器の入力データを
   生成する積分器が、変換停止信号が入力されている間、
   内部に保持している積分値をリセットする積分器である
   ことを特徴とする請求項１及び請求項２に記載のデジタ
   ル・アナログ変換回路。