JPH0429160B2

JPH0429160B2 -

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Publication number: JPH0429160B2
Application number: JP57098618A
Authority: JP
Priority date: 1981-06-11
Filing date: 1982-06-10
Publication date: 1992-05-18
Also published as: FR2507807A1; GB2100896B; DE3220472A1; IT1151605B; US5113419A; GB2100896A; IE821358L; IE53636B1; CA1180059A; IT8221771A0; FR2507807B1; DE3220472C2; JPS57212694A; KR900002443B1; KR840000940A; NL8102808A

Description

【発明の詳細な説明】本発明は、各々信号入力端子、基準レベル入力
端子、出力端子及びクロツク信号入力端子を有す
る略々同一の双安定回路の列を備え、該双安定回
路列の２番目以後の各双安定回路の信号入力端子
は前段の双安定回路の出力端子に接続し、各双安
定回路の基準レベル入力端子は共通の基準電位点
に結合し、更に該双安定回路列内の各対の隣接双
安定回路のクロツク信号入力端子をクロツク信号
の制御の下で電流パルスにより交互に駆動する手
段を具えて成るデジタルシフトレジスタに関する
ものである。

斯るデジタルシフトレジスタは米国特許第
3676701号明細書により既知である。この明細書
には、各双安定回路の基準入力端子を回路の電源
端子間に接続された抵抗分圧器から成る基準電圧
源に接続して成る、半導体本体に集積し得るデジ
タルシフトレジスタが開示されている。

この回路の欠点は、基準電圧が一定せず、その
結果としてシフト時間の変化及び雑音余裕度の低
下が起り得る点にある。この種のシフトレジスタ
の動作速度は、論理振幅（出力の高論理レベル
V_Hと低論理レベルV_Lとの電位差）が約250ｍＶの
場合に最高になる。斯る小論理振幅の場合には満
足な雑音余裕度が得られるように基準電圧源を低
インピーダンスにするのが好適であること明らか
である。また、基準電圧V_Rは高論理レベルV_Hと
低論理レベルV_Lとの間の値（V_L＜V_R＜V_H）、理
想的には（V_H＋V_L）／２に等しくする必要があ
る。これは、この種のシフトレジスタの双安定回
路は入力信号が基準電圧V_Rより高くなるとき又
は小さくなるとき出力状態が変化し、高論理レベ
ルV_Hから低論理レベルV_Lへ、又はその逆に変化
するので基準電圧V_Rを（V_H＋V_L）／２に等しく
すると雑音余裕度が最大になると共に動作速度が
最大になるためである。また、多数の双安定回路
を具えたこの種の大形のシフトレジスタに対して
は一層安定な基準電圧を得るためにこのレジスタ
と一緒に別個の電圧源回路を集積するのが有利で
あるが、小形のシフトレジスタに対してはこれは
有利ではない。これは、上述したように基準電圧
源は低インピーダンスにする必要があり、このた
めに実際にはバツフア増幅器を必要とし、この増
幅器が集積時に半導体本体のかなり大きな面積を
必要とすると共にシフトレジスタの数個分（４〜
５個分）の双安定回路の電力消費を示すためであ
る。即ち、この種のシフトレジスタは基準電圧源
として実際には前記米国特許に示されるような分
圧器のみならずバツフア増幅器のような基準電圧
を安定化する回路を必要とする。従つて、小形で
低電力消費のシフトレジスタを実現するには基準
電圧源の使用は好ましくない。更に、双安定回路
の数とは関係なく、基準入力端子のリツプを抑制
するために基準点を外部コンデンサで減結合する
必要があるという欠点もある。これは、この減結
合に必要とされる値のコンデンサは集積すること
ができないためであり、この場合には当然のこと
ながら集積シフトレジスタのケースにこの外部コ
ンデンサ用の追加の端子を設ける必要も生ずる。
他方、このリツプル抑圧を省略すると雑音余裕度
が劣化してしまう。

本発明の目的は、前記基準電圧源を不要にする
手段を具え、半導体本体上におけるシフトレジス
タの占有面積及び所要電源電流の低減が得られる
ようにしたデジタルシフトレジスタを提供するこ
とにある。

本発明デジタルシフトレジスタにおいては、各
双安定回路の出力端子を各別の抵抗を経て基準電
位点に接続してこの基準電位点に基準電位が得ら
れるようにしたことを特徴とする。このように基
準電位点を抵抗を介して各双安定回路の出力端子
に結合すると、基準電位点の電圧はこれら双安定
回路の出力電圧の平均値になる。従つて、追加の
基準電圧源は不要になり、半導体本体上のシフト
レジスタの占有面積及び所要電力の低減が得られ
る。

更に、本発明のシフトレジスタは複数の同一の
素子から成る利点を有する。特に複数のシフトレ
ジスタを具える集積回路を構成する際これらシフ
トレジスタを同一の素子の規則正しいパターンに
配置することができる。上述した従来のシフトレ
ジスタでは基準電圧源及びこれからシフトレジス
タへの追加のリードがこの規則正しいパターンを
乱すことになる。従つて、本発明のシフトレジス
タは上述した従来のシフトレジスタより設計、製
造が容易である利点も有する。

本発明デジタルシフトレジスタの一例（第２
図）においては、更に信号入力端子、クロツク信
号入力端子、第１及び第２出力端子を有する入力
限界回路であつて、その第１出力端子は第１双安
定回路の信号入力端子に接続され、そのクロツク
信号入力端子はクロツク信号の制御の下で第１双
安定回路と交互に電流パルスで駆動され、その基
準レベル入力端子は基準電位点に接続され、その
第２出力端子には当該入力限界回路のクロツク信
号入力端子に電流パルスが供給されたときにその
第１出力端子の信号の反転信号である論理信号を
発生するものを具え、この入力限界回路の第１及
び第２出力端子を各別の抵抗を経て基準電位点に
接続したことを特徴とする。上記入力限界回路の
挿入により高インピーダンスのレジスタ入力端子
が得られると共に、その第１及び第２出力端子を
抵抗を経て基準電位点に接続することにより基準
電位点の電圧が更に平滑化され、その結果雑音余
裕度が更に改善される。

シフトレジスタが偶数個の双安定回路を具える
場合には基準電圧の安定度を更に改善することが
できる。本発明デジタルシフトレジスタの他の例
（第３図）においては、前記入力限界回路の第２
出力端子を第１双安定回路のクロツク信号入力端
子に供給される電流パルスと同相の電流パルスで
駆動する手段を具えることを特徴とする。このよ
うに適当な電流パルスを入力限界回路の第２出力
端子に供給すると、入力限界回路は基準電位点に
対し２個の隣接双安定回路の組合わせと同様に動
作する。

本発明デジタルシフトレジスタの更に他の例
（第４図）において、各双安定回路の出力端子を
基準電位点に接続する各別の抵抗に出口しタツプ
を設け、且つ各双安定回路の基準レベル入力端子
の基準電位点への結合は各双安定回路の基準レベ
ル入力端子をそれより２つ前の双安定回路（もし
あれば）の前記抵抗の口出しタツプに接続するこ
とにより達成したことを特徴とする。このように
すると使用し得るクロツク信号の最高周波数が増
大する。

本発明デジタルシフトレジスタが上述の如き入
力限界回路を具えるときは、この入力限界回路の
第１及び第２出力端子の信号を第１及び第２双安
定回路の基準端子を駆動するのに使用するのが有
利である。この目的のために、本発明デジタルシ
フトレジスタの更に他の例（第４図）において
は、前記入力限界回路の第１及び第２出力端子を
基準電位点に接続する各別の抵抗に口出しタツプ
を設け、且つ第１双安定回路の基準レベル入力端
子の基準電位点の結合はこの基準レベル入力端子
を、前記第２出力端子を基準電位点に接続する抵
抗の口出しタツプに接続することにより達成し、
第２双安定回路の基準レベル入力端子の基準電位
点の結合はこの基準レベル入力端子を、前記第１
出力端子を基準電位点に接続する抵抗の口出しタ
ツプに接続することにより達成したことを特徴と
する。

本発明デジタルシフトレジスタはプログラマブ
ル分周回路に有利に使用することができる。この
分周回路においては本発明による基準電圧供給手
段を用いると共に入力信号の周波数を分周する分
周比を調整する手段を設ける。斯るプログラマブ
ル分周回路を得るために、本発明デジタルシフト
レジスタの更に他の例（第５図）においては、
各々双安定回路列内の一つ双安定回路の出力端子
に接続された複数個の信号入力端子と、各々双安
定回路列内の一つ双安定回路の基準レベル入力端
子に接続された複数個の基準レベル入力端子と、
第１双安定回路の信号入力端子に接続された第１
出力端子と、抵抗を経て基準電位点に接続された
第２出力端子と、少なくとも２個のクロツク信号
入力端子を具え、これらクロツク信号入力端子の
１個を選択スイツチの位置に応じて第１双安定回
路のクロツク信号入力端子に供給される電流パル
スと逆相の電流パルスで駆動することができ、且
つ前記第２出力端子を第１双安定回路のクロツク
入力端子に供給される電流パルスと同相の電流パ
ルスで駆動し得るようになつている入力ゲート回
路を具えたことを特徴とする。

図面につき本発明を説明する。

第１図は米国特許第3676701号明細書により既
知のデジタルシフトレジスタの回路図を示す。こ
の既知のシフトレジスタは双安定回路D₁……D₅
を具える。各双安定回路はトランジスタ対T₁，
T₂から成り、各双安定回路のトランジスタT₂の
ベースとトランジスタT₁のコレクタはその入力
ノード１に接続される。各双安定回路の入力ノー
ド１は更に抵抗R₁，……R₅を経て全双安定回路
に共通の電源端子Ｖに接続される。第１双安定回
路D₁の入力ノード１を除き、各双安定回路の入
力ノード１は前段の双安定回路の出力端子３とし
て機能するトランジスタT₂のコレクタに接続さ
れる。第１双安定回路D₁の入力ノード１は入力
限界回路D₀の出力端子１３として機能するトラ
ンジスタT₃のコレクタに接続される。シフトレ
ジスタ回路のレジスタ入力端子１１はトランジス
タT₃のベースに接続される。入力限界回路D₀は
トランジスタT₃のベースをトランジスタT₄のコ
レクタに接続しない点を除き双安定回路D₁，…
…D₅と同一である。各双安定回路及び入力限界
回路の基準入力端子２及び１２としてトランジス
タT₁のベース及びトランジスタT₄のベースが使
用され、これらベースは基準電圧源S_rに接続され
た基準点Ｐに接続される。各双安定回路のトラン
ジスタ対T₁，T₂のエミツタはクロツク入力端子
５に接続されると共に、入力限界回路のトランジ
スタ対T₃，T₄のエミツタはクロツク入力端子１
５に接続される。これらクロツク入力端子５及び
クロツク入力端子１５は２個の隣接する双安定回
路ごとに、電流源I₁，……I₃から得られる電流パ
ルスを隣接する２個の双安定回路に交互に供給す
るスイツチSW₁，……SW₃に接続される。この場
合入力限界回路D₀は双安定回路D₁に隣接する双
安定回路を構成する。スイツチSW₁，……SW₃は
クロツク信号φのリズムと同期して切り換わる。
これらスイツチSW₁，……SW₃は既知のようにト
ランジスタ対で実現できること明らかであり、斯
るトランジスタ対としてはクロツク信号を一方の
ベースに供給するもの、又はクロツク信号を両ベ
ースに逆相で供給するものがある。回路の出力端
子１４は最終双安定回路D₅の入力端子で構成さ
れる。

上述のデジタルシフトレジスタにおいては情報
は以下に述べるようにシフトされる。出発状態に
おいて基準電圧V_Rが高論理レベルV_Hと低論理レ
ベルV_Lとの間の値V_L＜V_R＜V_H、好ましくはその
中間値V_R＝V_H＋V_L／２にあり、スイツチSW₁，
……SW₃が位置ａにあるものとする。今、論理値
１（高論理レベルV_H）が入力端子１１に供給され
ると、入力限界回路D₀のトランジスタT₃のベー
ス電圧V_HがトランジスタT₄のベース電圧V_Rより
高くなるため、トランジスタT₃がトランジスタ
T₄より高導通になり、出力端子１３の電圧が低
論理レベルV_Lに引下げられ、論理値“０”にな
る。次にクロツク信号によりスイツチSW₁，……
SW₃が位置“ｂ”に切換えられると、奇数番号の
双安定回路D₁，D₃，D₅が駆動され、このとき出
力端子１３及び双安定回路D₁の入力ノード１は
低論理レベルV_Lにあるため双安定回路D₁の第１
トランジスタT₁のベース電圧V_Rがその第２トラ
ンジスタT₂のベース電圧V_Lより高いので、その
第１トランジスタT₁がその第２トランジスタT₂
より高導通になつて電流源I₁のほぼ全電流を流す
ため、この双安定回路D₁の入力ノード１は低論
理レベルV_Lに維持される。他方、その第２トラ
ンジスタT₂は殆んど電流を流さないためこの双
安定回路D₁の出力ノード３は高論理レベルV_H、
即ちその入力ノード１の論理値“０”の反転値
“１”になる。次に、スイツチSW₁，……SW₃が
位置“ａ”に戻ると、偶数番号の双安定回路D₀，
D₂，D₄が駆動され、このとき出力ノード３及び
双安定回路D₂の入力ノードは高論理レベルV_Hに
あるため双安定回路D₂の第２トランジスタのベ
ース電圧V_Hがその第１トランジスタのベース電
圧V_Rより高いので、その第２トランジスタがそ
の第１トランジスタより高導通になつて電流源I₂
のほぼ全電流を流すため、この双安定回路D₂の
出力ノードは低論理レベルV_Lに引下げられ、そ
の入力ノードの論理値“１”の反転値“０”にな
る。他方、その第１トランジスタは殆んど電流を
流さないためその入力ノードは高論理レベルV_H
に維持される。従つて、このシフトレジスタにお
いては各対の隣接双安定回路がクロツクパルスに
より切り換えられるスイツチにより交互に駆動さ
れてその入力ノードの信号に位相反転してその出
力ノードに順次転送する。

前述したように、この既知タイプの短い集積シ
フトレジスタの主な欠点は、基準電圧源S_rが半導
体本体の比較的大きな面積を占めると共に比較的
大きな電源電流を必要とする点にある。

この問題の解決方法を本発明によるデジタルシ
フトレジスタの第１の実施例の回路図を示す第２
図を参照して説明する。このシフトレジスタは第
１図のものと、基準電圧源S_rを省略し、その代り
に基準点Ｐを抵抗R₁₁，R₁₂，……R₁₅を経て双安
定回路D₁，……D₅の出力端子に接続すると共に
抵抗R₁₀及びR₉を経て入力限界回路D₀の第１出力
端子１３と第２出力端子１７に接続して基準点Ｐ
にV_H＋V_L／２にほぼ等しい基準電圧を得るよう
にした点が相違するだけで、第１図のものと同一
に動作する。即ち、このシフトレジスタにおいて
は各対の隣接双安定回路がスイツチSW₁〜SW₃に
より交互に駆動され、駆動された各双安定回路の
入力ノードの信号が位相反転されてその出力ノー
ドに順次転される。即ち、各駆動双安定回路は常
にその入力ノード及び出力ノードに互に異なる論
理レベルを有し、一方が高論理レベルV_Hのとき、
他方が低論理レベルV_Lになる。従つて、各駆動
双安定回路の入力ノード及び出力ノードをほぼ等
しい抵抗を経て基準点Ｐに接続すれば基準点Ｐの
電圧はその入力ノード及び出力ノードの電圧の平
均値V_H＋V_L／２になる。第２図のシフトレジス
タではスイツチSW₁〜SW₃が位置ａのとき双安定
回路D₀，D₂，D₄の入力ノード及び出力ノードの
電圧が、位置ｂのとき双安定回路D₁，D₃，D₅の
入力ノード及び出力ノードの電圧が抵抗R₉〜R₁₅
により平均化され、各双安定回路の入力ノード及
び出力ノードは常に互に異なる論理レベルを有す
るため、基準点Ｐの電位は常にほぼV_H＋V_L／２
になる。

尚、もつと正確に説明すると、第２図の回路で
はスイツチSW₁〜SW₃が位置ａのとき最終双安定
回路D₅の出力端子の電圧は常に高論理レベルV_H
であり、スイツチSW₁〜SW₃が位置ｂのとき入力
限界回路D₀の第２出力端子１７の電圧は常に高
論理レベルV_Hであるため、位置ａ及びｂにおい
て双安定回路D₀，D₂，D₄及びD₁，D₃，D₅の７個
の入力及び出力ノードの電圧を平均して得られる
基準電圧V_Rは4V_H＋3V_L／７になり、所望値V_H＋
V_L／２から若干ずれた値になる。この基準電圧
V_Rはシフトレジスタの長さ（即ち、双安定回路
の数）及びコレクタ抵抗R₀，……R₆の値R_Cと抵
抗R₉，……R₁₅の値R_Kとの比に応じて理想値V_H
＋V_L／２から偏差を生ずる。５個の双安定回路
D₁，……D₅と１個の入力限界回路D₀を具える第
２図のシフトレジスタにおいてはR_K＝R_Cのとき
前記基準電圧V_Rの理想値からの偏差は６％であ
る。R_K＝10R_cのときはこの偏差は10％である。
この偏差はR_CとR_Kの値を近づけるほど小さくな
る。また、双安定回路の数が多い程この偏差は小
さくなる。例えば７個の双安定回路と１個の入力
限界回路を具えるシフトレジスタの場合には前記
偏差はR_K＝R_Cのとき４％、R_K＝10R_Cのとき８％
である。この偏差は達成し得る最高クロツク周波
数に影響を与えるが、10％以下の偏差ではあまり
問題にならない。コンピユータ模擬実験の結果、
V_RのV_H＋V_L／２からの10％の偏差は最高クロツ
ク周波数を10％低下することが証明された。これ
は、第２図に示すような比較的短いシフトレジス
タにおいてR_K／R_Cを適度の比にすれば別個の基
準電圧源を有するシフトレジスタの場合と略々同
一の最高クロツク周波数を得ることができること
を意味する。

本発明シフトレジスタが偶数の双安定回路と１
個の入力限界回路を具える場合には、所望値V_R
＝V_H＋V_L／２が正確に得られるように変形する
ことができる。第３図はこの変形例のシフトレジ
スタの回路図を示す。問題は最終双安定回路の出
力端子には後続の双安定回路が接続されないた
め、この最終双安定回路の出力端子の情報はスイ
ツチSW₁，……SW₃が位置ａにセツトされたとき
に失われるので、この最終双安定回路はスイツチ
SW₁，……SW₃が位置ａにあるときはシフトレジ
スタの内容と無関係にその出力端子３１に“１”
を発生する点にある。本発明では、最終双安定回
路の出力端子にこのように発生する“１”を、他
の出力端子にこの“１”と同時に“０”を発生さ
せることにより補償する。この目的のためには入
力限界回路の第２出力端子１７が好適である。こ
の場合、スイツチSW₁，……SW₃が位置ａにある
間、電流I₁がこの第２出力端子１７に供給される
ようにして、この出力端子１７に最終双安定回路
D₄の出力端子３１に同時に発生する“１”を補
償する“０”が発生するようにする。

第４図は本発明デジタルシフトレジスタの他の
実施例の回路図を示す。このシフトレジスタも双
安定回路D₁，……D₅と入力限界回路D₀を具える。
本例回路は第２及び第３図の回路と比較すると、
各双安定回路D₁，……D₅の出力端子３を２個の
直列抵抗を経て（即ち、双安定回路D₁の出力端
子３は抵抗R₁₁，R₂₁を経て、双安定回路D₂の出
力端子３は抵抗R₁₂，R₂₂を経て、……及び入力
限界回路D₀の第１出力端子１３は抵抗R₁₀，R₂₀
を経て、第２出力端子１７は抵抗R₉，R₁₀を経
て、）基準電位点Ｐに接続してある点が相違する。
双安定回路D₁の基準入力端子２は抵抗R₉とR₁₉の
接続点に接続し、双安定回路D₂の基準入力端子
２は抵抗R₁₀とR₂₀の接続点に接続し、双安定回
路D₃の基準入力端子２は抵抗R₁₁とR₂₁の接続点
に接続し、以下同様に接続する。このシフトレジ
スタを分周回路に使用する場合、即ち出力端子を
入力端子に接続する場合には、D₀及びD₁の基準
入力端子を他の段D₂，……D₅と同様に、抵抗の
接続点に接続することもでき、即ちD₁の入力端
子２をR₁₄とR₂₄の接続点に接続すると共にその
トランジスタT₄のベースをR₁₃とR₂₃の接続点に
接続することができる。上述の手段により本発明
シフトレジスタの動作が改善される。即ち、この
回路では、各双安定回路の基準入力端子の電圧が
その前段の双安定回路の状態に依存する。このタ
イプのシフトレジスタにおいては、情報は各双安
定回路において遅延されると共に反転さるため、
このことは当該双安定回路の基準入力端子に反転
情報が先に供給されるものとみなせる。これがた
め、双安定回路の明確な切換動作のための準備が
できてこの切換えが加速される。例えば、スイツ
チSW₁，……SW₃が位置ｂにあり、論理値“１”
（高電位）が双安定回路D₁の入力端子にあるもの
とする。このとき、この双安定回路の出力端子は
低電位にある。他方、抵抗R₁₀及びR₂₀の接続点、
従つて双安定回路D₂の基準入力端子は基準点Ｐ
の電位より幾分高い電位になるため、スイツチ
SW₁，……SW₃が位置ａにセツトされるときに双
安定回路D₂の左側トランジスタがその基準入力
端子を基準点Ｐに接続する場合よりも高速にター
ンオンする。また、上述のスイツチング動作の開
始時において、論理値“０”が双安定回路D₁の
入力端子１に発生し、その出力端子３に“１”が
発生している場合には、双安定回路D₂の基準入
力端子は基準点Ｐより低い電位になつているた
め、スイツチSW₁，……SW₃の切換時に双安定回
路D₂の右側トランジスタが高速にターンオンす
る。

一般に、上述の手段はシフトレジスタの動作速
度を増大する。しかし、その必要がない場合には
これらの手段によつて、最高動作速度はこれら手
段を適用してないシフトレジスタの動作速度と同
一に維持して、電源電流を減少させることができ
る。コンピユータ模擬実験の結果、抵抗の分圧比
が0.3の場合には20％の電流低減を達成し得るこ
とが証明された。尚、抵抗R₉，R₁₀，R₁₁，……
R₁₅は等しい値にするのが有利であり、抵抗R₁₉，
R₂₀，R₂₁，……R₂₅及び抵抗R₀，R₁，R₂，……
R₆も等しい値にするのが有利である。

上述のデジタルシフトレジスタ内の双安定回路
の出力端子の特定の論理状態をゲート回路の形態
の入力限界回路で検出することにより上述のシフ
トレジスタによつて分周回路を有利に得ることが
できる。この場合分周すべき信号はスイツチ
SW₁，……SW₃を切換えるクロツク信号である。

第５図は本発明デジタルシフトレジスタを具え
る斯る分周回路の回路図を示す。この回路はシフ
トレジスタを構成する双安定回路D₁，……D₆を
具え、これらの動作については上述の説明を参照
されたい。この回路には入力ゲート回路Ｇが付加
されている。この入力ゲート回路ＧはスイツチS_P
の位置に応じてトランジスタT₅，T₈を有する左
側部分か、トランジスタT₆，T₇，T₉を有する右
側部分の何れか一方が動作する。トランジスタ
T₅のベース２１を双安定回路D₃の出力端子Ｂに
接続するとクロツク信号φの４周期に等しいサイ
クル時間を有するリングカウンタが得られ、この
リングカウンタはスイツチS_Pが位置４にあるとき
に動作する。この場合、この回路は÷４分周器と
して機能する。トランジスタT₆のベース３１を
出力端子Ｂに、トランジスタT₇のベース４１を
双安定回路D₅の出力端子Ｃに接続すると、クロ
ツク信号φの５周期に等しいサイクル時間を有す
るカウンタが得られる。このカウンタはスイツチ
S_Pが位置５にあるとき÷５分周期として動作す
る。基準入力端子２２，３２及び２は、回路に生
じ得るスイツチングパターンを斟酌して前述した
ように異なるノードに接続する。

上述のプログラム可能な÷４，５分周回路は単
なる一例であり、入力ゲート回路を拡大又は変更
し且つ／又双安定回路の数を変えることにより、
任意の除数を有するプログラム可能分周回路を製
造することができる。

【図面の簡単な説明】

第１図は既知のデジタルシフトレジスタの回路
図、第２図は本発明デジタルシフトレジスタの第
１の実施例の回路図、第３図は第２図のデジタル
シフトレジスタの変形例の回路図、第４図は本発
明デジタルシフトレジスタの他の実施例の回路
図、第５図は本発明デジタルシフトレジスタを具
える分周回路の回路図である。 D₁，……D₅…双安定回路、T₁，T₂…双安定回
路トランジスタ対、１…信号入力端子、２…基準
レベル入力端子、３…出力端子、５…クロツク信
号入力端子、D₀…入力限界回路、T₃，T₄…入力
限界回路トランジスタ対、１１…レジスタ入力端
子、１２…基準レベル入力端子、１３，１７…第
１、第２出力端子、１４…レジスタ出力端子、１
５…クロツク信号入力端子、SW₁，……SW₃…ス
イツチ、φ…クロツク信号、R₉，……R₁₅；R₂₀，
……R₂₅…基準電圧発生用抵抗、V_R…基準電圧、
Ｇ…入力ゲート回路、T₅〜T₉…入力ゲート回路
トランジスタ、２１，３１，４１…信号入力端
子、２２，３２…基準レベル入力端子。

Claims

【特許請求の範囲】１略々同一の複数個の双安定回路D₁，D₂，…
…D₅の列を具え、各双安定回路は信号入力端子
１、基準レベル入力端子２、出力端子３及びクロ
ツク信号入力端子５を有すると共に同一導電型の
第１及び第２トランジスタT₁，T₂を具え、それ
らのエミツタが該双安定回路のクロツク信号入力
端子５に接続され、第１トランジスタのベースが
該双安定回路の基準レベル入力端子２に接続さ
れ、第２トランジスタのベースが第１トランジス
タのコレクタ及び該双安定回路の信号入力端子１
に接続され、この信号入力端子が各別の抵抗R₁，
R₂，……R₅を経て全双安定回路に共通の第１電
源端子Ｖに接続され、第２トランジスタのコレク
タが該双安定回路の出力端子３に接続されてお
り、２番目以後の各双安定回路の信号入力端子は
その前段の双安定回路の出力端子に接続し、各双
安定回路の基準レベル入力端子は共通の基準電位
点Ｐに結合し、更に該双安定回路列内の各対の相
隣る双安定回路のクロツク信号入力端子をクロツ
ク信号の制御の下で、第２電源端子に接続された
電流源に交互に接続して電流パルスにより交互に
駆動する手段SW₁，SW₂，SW₃を具え、前記第１
電源端子、基準電位点及び第２電源端子の電圧は
第１電源電圧＞基準電位＞第２電源電圧又は第１
電源電圧＜基準電位＜第２電源電圧の関係を有
し、各双安定回路はその駆動時にその入力端子の
信号を位相反転してその出力端子に転送するタイ
プのデジタルシフトレジスタにおいて、前記各双
安定回路の出力端子をそれぞれほぼ等しい値の抵
抗R₁₁，R₁₂，……R₁₅；R₁₁−R₂₁，R₁₂−R₂₂，…
…R₁₅−R₂₅を経て前記基準電位点に接続して前
記基準電位点に、これら双方安定回路の出力端子
に発生する高論理レベルと低論理レベルの平均値
にほぼ等しい基準電位を得るようにしたことを特
徴とするデジタルシフトレジスタ。２特許請求の範囲１記載のシフトレジスタにお
いて、信号入力端子１１、前記基準電位点Ｐに接
続された基準レベル入力端子１２、前記双安定回
路列の第１双安定回路D₁の信号入力端子１に接
続された第１出力端子１３、前記第１双安定回路
のクロツク信号入力端子５とクロツク信号の制御
の下で第２電源端子に接続された電流源に交互に
接続されて電流パルスにより交互に駆動されるク
ロツク信号入力端子１５及び該クロツク信号入力
端子に電流パルスが供給されたときに前記第１出
力端子の信号の反転信号である論理信号が発生す
る第２出力端子１７を有する入力限界回路D₀を
具え、該入力限界回路の第１及び第２出力端子１
３，１７を各別の抵抗R₉，R₁₀；R₉−R₁₉，R₁₀−
R₂₀を経て前記基準電位点Ｐに接続したことを特
徴とするデジタルシフトレジスタ。３特許請求の範囲２記載のシフトレジスタにお
いて、前記入力限界回路D₀の第２出力端子１７
を第１双安定回路D₁のクロツク信号入力端子５
と同時に第２電源端子に接続された電流源に接続
して同相の電流パルスで駆動する手段SW₁を具え
ることを特徴とするデジタルシフトレジスタ。４特許請求の範囲１〜３の何れかに記載のシフ
トレジスタにおいて、各双安定回路D₁，D₂，…
…D₅の出力端子の基準電位点Ｐに接続する前記
各別の抵抗R₁₁−R₂₁，R₁₂−R₂₂，……R₁₅−R₂₅
に口出しタツプを設け、前記各双安定回路の基準
レベル入力端子の基準電位点への結合は各双安定
回路の基準レベル入力端子を該双安定回路より２
つ前の双安定回路に対応する前記抵抗の口出しタ
ツプに接続することにより達成したことを特徴と
するデジタルシフトレジスタ。５特許請求の範囲２記載のシフトレジスタにお
いて、各双安定回路D₁，D₂，……D₅の出力端子
を基準電位点Ｐに接続する前記各別の抵抗R₁₁−
R₂₁，R₁₂−R₂₂，……R₁₅−R₂₅に口出しタツプを
設け、前記各双安定回路の基準レベル入力端子の
基準電位点への結合は各双安定回路の基準レベル
入力端子を該双安定回路より２つ前の双安定回路
に対応する前記抵抗の口出しタツプに接続するこ
とにより達成し、更に前記入力限界回路D₁の第
１及び第２出力端子１３，１７を基準電位点に接
続する前記各別の抵抗R₉−R₁₉，R₁₀−R₂₀に口出
しタツプを設け、第１双安定回路D₁の基準レベ
ル入力端子の基準電位点Ｐへの結合はこの基準レ
ベル入力端子を、前記第２出力端子１７を基準電
位点に接続する抵抗R₉−R₁₉の口出しタツプに接
続することにより達成し、更に第２双安定回路
D₂の基準レベル入力端子の基準電位点Ｐの結合
はこの基準レベル入力端子を、前記第１出力端子
１３を基準電位点に接続する抵抗R₁₀−R₂₀の口
出しタツプに接続することにより達成したことを
特徴とするデジタルシフトレジスタ。６特許請求の範囲２〜５の何れかに記載のシフ
トレジスタにおいて、前記入力限界回路D₀は同
一導電型の第１及び第２トランジスタT₃，T₄を
具え、それらのエミツタは該入力限界回路のクロ
ツク信号入力端子１５に接続され、第１トランジ
スタのコレクタは該入力限界回路の第１出力端子
１３に接続され、第２トランジスタのコレクタは
該入力限界回路の第２出力端子１７に接続され、
この第２出力端子は別の抵抗R₀を経て電源端子
Ｖに接続されていることを特徴とするデジタルシ
フトレジスタ。７特許請求の範囲６記載のシフトレジスタにお
いて、前記入力限界回路の第１トランジスタのベ
ースは基準電位点Ｐに、その第２トランジスタの
ベースはレジスタ入力端子１１に接続したことを
特徴とするデジタルシフトレジスタ。８特許請求の範囲６記載のシフトレジスタにお
いて、前記入力限界回路の第２トランジスタのベ
ースは基準電位点Ｐに、その第１トランジスタの
ベースはレジスタ入力端子１１に接続したことを
特徴とするデジタルシフトレジスタ。９特許請求の範囲１記載のシフトレジスタにお
いて、プログラマブル分周回路を構成するために
プログラマブルシフトレジスタ用の入力ゲート回
路を具え、該入力ゲート回路は各々双安定回路列
内の一つの双安定回路の出力端子に接続された複
数個の信号入力端子２１，３１，４１と、各々双
安定回路列内の一つの双安定回路の基準レベル入
力端子に接続された複数個の基準レベル入力端子
２２，３２と、第１双安定回路の信号入力端子に
接続された第１出力端子２３と、抵抗R₈を経て
基準電位点Ｐに接続された第２出力端子２７と、
少くとも２個のクロツク入力端子２５，３５を具
え、これらクロツク信号入力端子の一つを選択ス
イツチの位置に応じて第１双安定回路のクロツク
信号入力端子に供給される電流パルスと逆相の電
流パルスで駆動することができ、且つ前記第２出
力端子２７を第１双安定回路のクロツク信号入力
端子に供給される電流パルスと同相の電流パルス
で駆動することができるように構成されているこ
とを特徴とするデジタルシフトレジスタ。１０特許請求の範囲９記載のシフトレジスタに
おいて、第１、第２及び第３トランジスタT₅，
T₆，T₇のベースをそれぞれ入力ゲート回路の信
号入力端子２１，３１，４１に接続し、第４及び
第５トランジスタT₈，T₉のベースを入力ゲート
回路の基準レベル入力端子２２，３２に接続し、
第１及び第４トランジスタT₅，T₈のエミツタを
入力ゲート回路のクロツク信号入力端子の一つ２
５に接続し、第２、第３及び第５トランジスタ
T₆，T₇，T₉のエミツタを入力ゲート回路のクロ
ツク信号入力端子の他の一つ３５に接続し、第
１、第２及び第３トランジスタT₅，T₆，T₇のコ
レクタを入力ゲート回路の第２出力端子２７に接
続すると共に抵抗R₉を経て電源端子Ｖに接続し、
第４及び第５トランジスタT₈，T₉のコレクタを
入力ゲート回路の第１出力端子２３に接続したこ
とを特徴とするデジタルシストレジスタ。