JP2799708B2 - サンプルドデータ回路 - Google Patents
サンプルドデータ回路Info
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- JP2799708B2 JP2799708B2 JP63065565A JP6556588A JP2799708B2 JP 2799708 B2 JP2799708 B2 JP 2799708B2 JP 63065565 A JP63065565 A JP 63065565A JP 6556588 A JP6556588 A JP 6556588A JP 2799708 B2 JP2799708 B2 JP 2799708B2
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- current electrode
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプルドデータ回路に関する。
サンプルドデータ回路は、特にアナログフィルタにお
いて広く用いられている。現代の数多くの電子的システ
ムはサンプルドデータアナログフィルタを使用してい
る。その理由はサンプルドデータアナログフィルタが正
確てかつ集積回路（IC）の形式で製造するのに適してい
るからである。サンプルドデータアナログフィルタが示
す１つの短所はクロック周波数の倍数の周波数のエネル
ギ放射を発生することである。この傾向が生じる理由
は、データ転送の制御に用いられるスイッチがクロック
遷移の期間中に全て同時に開状態になることがありうる
からである。
いて広く用いられている。現代の数多くの電子的システ
ムはサンプルドデータアナログフィルタを使用してい
る。その理由はサンプルドデータアナログフィルタが正
確てかつ集積回路（IC）の形式で製造するのに適してい
るからである。サンプルドデータアナログフィルタが示
す１つの短所はクロック周波数の倍数の周波数のエネル
ギ放射を発生することである。この傾向が生じる理由
は、データ転送の制御に用いられるスイッチがクロック
遷移の期間中に全て同時に開状態になることがありうる
からである。
従って、スイッチを制御する電流は全て低であるか、
または高となる必要があり、クロック周期の２倍でなけ
ればならない。この結果、システムの供給電流はクロッ
ク周波数の２倍のパルスの形式をした重要な成分を導通
することになる。
または高となる必要があり、クロック周期の２倍でなけ
ればならない。この結果、システムの供給電流はクロッ
ク周波数の２倍のパルスの形式をした重要な成分を導通
することになる。
本発明の目的は、この望ましくない成分を著しく減少
させるサンプルドデータ回路を提供することにある。
させるサンプルドデータ回路を提供することにある。
本発明によると、以下の構成要件を有するサンプルド
データ回路が提供された。即ち、各々スイッチ手段及び
蓄積手段を含む２段以上の直列に接続されたサンプルド
データ段と、及びハイレベルとゼロレベルとの間で交互
に変化する各々第１位相と第２位相のクロック信号を連
続的なスイッチ手段に印加するクロック手段とを有する
サンプルドデータ回路が提供された。前記クロック信号
はハイレベルとゼロレベルとの間の中間レベルをも有
し、前記中間レベルは第１及び第２位相クロック信号に
よって同時に占有されるという特徴を有する。
データ回路が提供された。即ち、各々スイッチ手段及び
蓄積手段を含む２段以上の直列に接続されたサンプルド
データ段と、及びハイレベルとゼロレベルとの間で交互
に変化する各々第１位相と第２位相のクロック信号を連
続的なスイッチ手段に印加するクロック手段とを有する
サンプルドデータ回路が提供された。前記クロック信号
はハイレベルとゼロレベルとの間の中間レベルをも有
し、前記中間レベルは第１及び第２位相クロック信号に
よって同時に占有されるという特徴を有する。
従って、本発明の構成は以下に示す通りである。即
ち、各々スイッチ手段（６）と蓄積手段（10）とを含
み、２段以上の直列に接続されたサンプルドデータ段
（２）と、 第１位相及び第２位相のクロック信号を発生し、前記
第１位相のクロック信号を前記２段以上の直列に接続さ
れた前記サンプルドデータ段（２）の交互に変化する一
方のサンプルドデータ段（２）の前記スイッチ段（６）
に印加し、前記第２位相のクロック信号を前記サンプル
ドデータ段（２）の交互に変化する他方のサンプルドデ
ータ段（２）の前記スイッチ手段（６）に印加し、前記
直列に接続されたサンプルドデータ段（２）の間でサン
プルドデータを順次移動させるクロック信号（４）とか
ら構成され、 前記第１位相のクロック信号は連続する第１、第２及
び第３信号レベルを構成し、前記第１位相のクロック信
号は前記第１及び第３信号レベルの間を遷移する時及び
前記第３及び第１信号レベルの間を遷移する時前記第２
信号レベルを占有し、前記第２信号レベルは前記第１及
び第３信号レベルの中間であり、前記第１及び第２信号
レベルは前記サンプルドデータ段（２）の前記スイッチ
手段（６）を開くように配置され、前記第３信号レベル
は前記サンプルドデータ段（２）の前記スイッチ手段
（６）を閉じるように配置され、 前記第２位相のクロック信号は前記第１位相のクロッ
ク信号に対応するが、前記第１位相のクロック信号とは
位相が180°異なることを特徴とするサンプルドデータ
回路としての構成を有する。
ち、各々スイッチ手段（６）と蓄積手段（10）とを含
み、２段以上の直列に接続されたサンプルドデータ段
（２）と、 第１位相及び第２位相のクロック信号を発生し、前記
第１位相のクロック信号を前記２段以上の直列に接続さ
れた前記サンプルドデータ段（２）の交互に変化する一
方のサンプルドデータ段（２）の前記スイッチ段（６）
に印加し、前記第２位相のクロック信号を前記サンプル
ドデータ段（２）の交互に変化する他方のサンプルドデ
ータ段（２）の前記スイッチ手段（６）に印加し、前記
直列に接続されたサンプルドデータ段（２）の間でサン
プルドデータを順次移動させるクロック信号（４）とか
ら構成され、 前記第１位相のクロック信号は連続する第１、第２及
び第３信号レベルを構成し、前記第１位相のクロック信
号は前記第１及び第３信号レベルの間を遷移する時及び
前記第３及び第１信号レベルの間を遷移する時前記第２
信号レベルを占有し、前記第２信号レベルは前記第１及
び第３信号レベルの中間であり、前記第１及び第２信号
レベルは前記サンプルドデータ段（２）の前記スイッチ
手段（６）を開くように配置され、前記第３信号レベル
は前記サンプルドデータ段（２）の前記スイッチ手段
（６）を閉じるように配置され、 前記第２位相のクロック信号は前記第１位相のクロッ
ク信号に対応するが、前記第１位相のクロック信号とは
位相が180°異なることを特徴とするサンプルドデータ
回路としての構成を有する。
或いはまた、第１位相のクロック信号を受信する制御
電極と、供給電源（Ｂ＋）に接続された第１電流電極
と、及び第１出力端子（C2）に接続された第２電流電極
とを有し、前記第１位相のクロック信号を発生する第１
トランジスタ（T1）と、 前記第１トランジスタ（T1）の前記第２電流電極と接
地電位との間に接続された第１ダイオード（D1）と、 前記第１位相のクロック信号と逆位相の第２位相のク
ロック信号を受信する制御電極と、前記供給電源（Ｂ
＋）に接続された第１電流電極と、及び第２出力端子
（▲▼）に結合された第２電流電極とを有し、前記
第２位相のクロック信号を発生する第２トランジスタ
（T1′）と、 前記第２トランジスタ（T1′）の前記第２電流電極と
前記接地電位との間に結合された第２ダイオード（D
1′）と、 前記接地電位から離隔して制御電極を前記第１ダイオ
ード（D1）のアノードに接続させ、第１電流電極を前記
第２出力端子（▲▼）に接続させ、第２電流電極を
前記接地電位に接続させた第３トランジスタ（T2）と、 前記接地電位から離隔して制御電極を前記第２ダイオ
ード（D1′）のアノードに接続させ、第１電流電極を前
記第１出力端子（C2）に接続させ、第２電流電極を前記
接地電位に接続させた第４トランジスタ（T2′）とから
構成されたクロック発生器を前記クロック手段（４）が
含むことを特徴とするサンプルドデータ回路としての構
成を有する。
電極と、供給電源（Ｂ＋）に接続された第１電流電極
と、及び第１出力端子（C2）に接続された第２電流電極
とを有し、前記第１位相のクロック信号を発生する第１
トランジスタ（T1）と、 前記第１トランジスタ（T1）の前記第２電流電極と接
地電位との間に接続された第１ダイオード（D1）と、 前記第１位相のクロック信号と逆位相の第２位相のク
ロック信号を受信する制御電極と、前記供給電源（Ｂ
＋）に接続された第１電流電極と、及び第２出力端子
（▲▼）に結合された第２電流電極とを有し、前記
第２位相のクロック信号を発生する第２トランジスタ
（T1′）と、 前記第２トランジスタ（T1′）の前記第２電流電極と
前記接地電位との間に結合された第２ダイオード（D
1′）と、 前記接地電位から離隔して制御電極を前記第１ダイオ
ード（D1）のアノードに接続させ、第１電流電極を前記
第２出力端子（▲▼）に接続させ、第２電流電極を
前記接地電位に接続させた第３トランジスタ（T2）と、 前記接地電位から離隔して制御電極を前記第２ダイオ
ード（D1′）のアノードに接続させ、第１電流電極を前
記第１出力端子（C2）に接続させ、第２電流電極を前記
接地電位に接続させた第４トランジスタ（T2′）とから
構成されたクロック発生器を前記クロック手段（４）が
含むことを特徴とするサンプルドデータ回路としての構
成を有する。
或いはまた、前記第1,第2,第３及び第４トランジスタ
（T1,T1′,T2,T2′）はバイポーラトランジスタであ
り、前記第１電流電極はコレクタであり、前記第２電流
電極はエミッタであることを特徴とするサンプルドデー
タ回路としての構成を有する。
（T1,T1′,T2,T2′）はバイポーラトランジスタであ
り、前記第１電流電極はコレクタであり、前記第２電流
電極はエミッタであることを特徴とするサンプルドデー
タ回路としての構成を有する。
各々スイッチ手段６と蓄積手段10とを含む２段以上の
直列に接続されたサンプルドデータ段２と、及びハイレ
ベルとゼロレベルとの間で交替する第１位相と第２位相
のクロック信号を連続的なスイッチ手段に印加するクロ
ック手段とを含むサンプルドデータ回路であって、前記
クロック信号は更にハイレベルとゼロレベルとの間の中
間レベルをも有し、前記中間レベルは第１及び第２位相
クロック信号によって同時に占有されることを特徴とす
るサンプルドデータ回路である。
直列に接続されたサンプルドデータ段２と、及びハイレ
ベルとゼロレベルとの間で交替する第１位相と第２位相
のクロック信号を連続的なスイッチ手段に印加するクロ
ック手段とを含むサンプルドデータ回路であって、前記
クロック信号は更にハイレベルとゼロレベルとの間の中
間レベルをも有し、前記中間レベルは第１及び第２位相
クロック信号によって同時に占有されることを特徴とす
るサンプルドデータ回路である。
さて第１図を参照すると、サンプルドデータ回路はク
ロック発生器４によって制御される多数のサンプルドデ
ータ段２（図にはそのうちの１つだけが示されている）
を有する。各サンプルドデータ段２はバイポーラスイッ
チ６、蓄積コンデンサ10及びバッファ増幅器12を含む。
そのような組立体がサンプルド信号処理回路の基本的組
立ブロックを構成していてもよい。正の供給ライン16と
npnトランジスタ18のベースとの間に接続された電流源1
4を含み、前記ベースはまたショットキーダイオード20
のアノードとドライバトランジスタ22のコレクタとの間
に接続されている。ショットキーダイオード20のカソー
ドはnpnトランジスタ18のコレクタに接続されている。
ドライバトランジスタ22とnpnトランジスタ18とショッ
トキーダイオード20の組合せはバイポーラスイッチ６を
形成し、バイポーラスイッチ６の状態はドライバトラン
ジスタ22のコレクタ電流の大きさによって制御され、こ
のコレクタ電流の大きさはクロック発生器４からドライ
バトランジスタ22のベースに印加されるクロック信号に
よって制御される。下記に更に説明するように、交互に
変化する位相のクロック信号は交互にサンプルドデータ
段２に印加されるので、サンプルドデータは周知の方法
で順次サンプルドデータ段２からサンプルドデータ段２
へ転送される。
ロック発生器４によって制御される多数のサンプルドデ
ータ段２（図にはそのうちの１つだけが示されている）
を有する。各サンプルドデータ段２はバイポーラスイッ
チ６、蓄積コンデンサ10及びバッファ増幅器12を含む。
そのような組立体がサンプルド信号処理回路の基本的組
立ブロックを構成していてもよい。正の供給ライン16と
npnトランジスタ18のベースとの間に接続された電流源1
4を含み、前記ベースはまたショットキーダイオード20
のアノードとドライバトランジスタ22のコレクタとの間
に接続されている。ショットキーダイオード20のカソー
ドはnpnトランジスタ18のコレクタに接続されている。
ドライバトランジスタ22とnpnトランジスタ18とショッ
トキーダイオード20の組合せはバイポーラスイッチ６を
形成し、バイポーラスイッチ６の状態はドライバトラン
ジスタ22のコレクタ電流の大きさによって制御され、こ
のコレクタ電流の大きさはクロック発生器４からドライ
バトランジスタ22のベースに印加されるクロック信号に
よって制御される。下記に更に説明するように、交互に
変化する位相のクロック信号は交互にサンプルドデータ
段２に印加されるので、サンプルドデータは周知の方法
で順次サンプルドデータ段２からサンプルドデータ段２
へ転送される。
サンプルドデータ段２に印加されたクロック信号がゼ
ロレベルであると、ドライバトランジスタ22は非導通状
態になり、電流源14によって供給された電流はショット
キーダイオード20及びnpnトランジスタ18を介してサン
プルドデータ段２の入力ノード26へ流れ、この入力ノー
ド26は前記電流を吸収するように設計されていなければ
ならない。入力ノード26が前記電流を吸収する状態では
npnトランジスタ18とショットキーダイオード20の組合
わせからなる回路は低インピーダンス特性を示し、蓄積
コンデンサ10は入力ノード26に印加された信号電圧によ
って充電される。
ロレベルであると、ドライバトランジスタ22は非導通状
態になり、電流源14によって供給された電流はショット
キーダイオード20及びnpnトランジスタ18を介してサン
プルドデータ段２の入力ノード26へ流れ、この入力ノー
ド26は前記電流を吸収するように設計されていなければ
ならない。入力ノード26が前記電流を吸収する状態では
npnトランジスタ18とショットキーダイオード20の組合
わせからなる回路は低インピーダンス特性を示し、蓄積
コンデンサ10は入力ノード26に印加された信号電圧によ
って充電される。
クロック信号がハイレベルにあると、ドライバトラン
ジスタ22は電流源14から供給された電流よりも高い電流
を吸収するようになり、この実施例ではこの過剰電流は
クロック発生器４から引き出される。npnトランジスタ1
8は非導通状態になり、蓄積コンデンサ10に蓄積された
電圧はクロック周期の終わりに入力ノード26に印加され
た信号電圧のレベルに留っている。信号のこのサンプル
はバッファ増幅器12を介して次のサンプルドデータ段２
へ供給される。このバッファ増幅器12の出力は次のサン
プルデータ段２の入力ノード26に接続される。
ジスタ22は電流源14から供給された電流よりも高い電流
を吸収するようになり、この実施例ではこの過剰電流は
クロック発生器４から引き出される。npnトランジスタ1
8は非導通状態になり、蓄積コンデンサ10に蓄積された
電圧はクロック周期の終わりに入力ノード26に印加され
た信号電圧のレベルに留っている。信号のこのサンプル
はバッファ増幅器12を介して次のサンプルドデータ段２
へ供給される。このバッファ増幅器12の出力は次のサン
プルデータ段２の入力ノード26に接続される。
上述したように、直列に接続された多数のこのような
サンプルドデータ段２からなる回路が単一の信号処理配
置、例えばフィルタに使用され、偶数のサンプルドデー
タ段２は第１位相のクロック信号によって制御され、奇
数のサンプルドデータ２は第２位相のクロック信号によ
って制御される。奇数のサンプルドデータ段２のスイッ
チ手段６が非導通状態である間は偶数のサンプルドデー
タ段２のスイッチ手段６だけが導通状態であり、偶数の
サンプルドデータ段２のスイッチ手段６が非導通状態で
ある間は奇数のサンプルドデータ段２のスイッチ手段６
だけが導電状態であることは明らかである。という訳
は、さもなければ信号はクロック信号の制御の下で伝播
するのではなく直ちに全てのサンプルドデータ段２を通
って伝播するからである。従って、例えば、直列接続さ
れたサンプルドデータ回路において、ある回路からみて
前段と後段のサンプルホールド回路の両方のスイッチ手
段６が開いている場合（即ち各スイッチ手段６のnpnト
ランジスタ18は非導通である）には、各クロック遷移時
間の前後には所定の期間が存在しなければならない。即
ち、例えば、直ちに全てのサンプルドデータ段２を通っ
て信号が伝搬しないようにするために、所定の期間だけ
全てのサンプルドデータ段２のスイッチ手段６を非導通
状態にする必要があるからである。即ち、全てのドライ
バトランジスタ22が電流源14によって供給される電流を
上回る電流を導通し吸収する期間が存在しなければなら
ない。
サンプルドデータ段２からなる回路が単一の信号処理配
置、例えばフィルタに使用され、偶数のサンプルドデー
タ段２は第１位相のクロック信号によって制御され、奇
数のサンプルドデータ２は第２位相のクロック信号によ
って制御される。奇数のサンプルドデータ段２のスイッ
チ手段６が非導通状態である間は偶数のサンプルドデー
タ段２のスイッチ手段６だけが導通状態であり、偶数の
サンプルドデータ段２のスイッチ手段６が非導通状態で
ある間は奇数のサンプルドデータ段２のスイッチ手段６
だけが導電状態であることは明らかである。という訳
は、さもなければ信号はクロック信号の制御の下で伝播
するのではなく直ちに全てのサンプルドデータ段２を通
って伝播するからである。従って、例えば、直列接続さ
れたサンプルドデータ回路において、ある回路からみて
前段と後段のサンプルホールド回路の両方のスイッチ手
段６が開いている場合（即ち各スイッチ手段６のnpnト
ランジスタ18は非導通である）には、各クロック遷移時
間の前後には所定の期間が存在しなければならない。即
ち、例えば、直ちに全てのサンプルドデータ段２を通っ
て信号が伝搬しないようにするために、所定の期間だけ
全てのサンプルドデータ段２のスイッチ手段６を非導通
状態にする必要があるからである。即ち、全てのドライ
バトランジスタ22が電流源14によって供給される電流を
上回る電流を導通し吸収する期間が存在しなければなら
ない。
これらの所定の期間外では、交替のドライバトランジ
スタ22のみが導通状態にある。従って、全供給電流はク
ロック遷移時間の前後の期間中の方がその他の期間中よ
りも実質的に高くなる。
スタ22のみが導通状態にある。従って、全供給電流はク
ロック遷移時間の前後の期間中の方がその他の期間中よ
りも実質的に高くなる。
この効果をなくすために、本発明は第２図に示すよう
に３つのレベルのクロック信号を用いている。第１位相
のクロック信号及び第２位相のクロック信号の両方の位
相によって同時に占められている中間レベルはスイッチ
手段６を開くのには充分である。ハイレベルでは、発生
する全電流は位相が中間レベルにある場合に発生する電
流と同じである。従って、従来の２レベルのクロック信
号でクロック遷移時間に流れる高電流のパルスは除去さ
れる。
に３つのレベルのクロック信号を用いている。第１位相
のクロック信号及び第２位相のクロック信号の両方の位
相によって同時に占められている中間レベルはスイッチ
手段６を開くのには充分である。ハイレベルでは、発生
する全電流は位相が中間レベルにある場合に発生する電
流と同じである。従って、従来の２レベルのクロック信
号でクロック遷移時間に流れる高電流のパルスは除去さ
れる。
第３図は第１図のクロック発生器４を更に詳細に示し
た図である。第３図を参照すると、第２図に図示されて
いる形のクロック波を発生させるクロック発生器４は入
力端子C1,▲▼を有し、これらの入力端子C1,▲
▼に簡単なオーバラップするクロック入力が印加され
る。
た図である。第３図を参照すると、第２図に図示されて
いる形のクロック波を発生させるクロック発生器４は入
力端子C1,▲▼を有し、これらの入力端子C1,▲
▼に簡単なオーバラップするクロック入力が印加され
る。
クロック発生器４の入力端子C1,▲▼はnpnバイポ
ーラトランジスタT1,T1′のベースに各々印加されてい
る。これらnpnバイポーラトランジスタT1,T1′の各々は
コレクタが供給ライン28に接続され、エミッタは各々に
直列に接続された抵抗及びダイオードR1,D1及びR1′,D
1′を介して接地されている。npnバイポーラトランジス
タT1,T1′のエミッタはまた各々抵抗R2,R2′を介して出
力端子C2,▲▼に接続されている。ダイオードD1,D
1′のアノードは各々npnバイポーラトランジスタT2,T
2′のベースに接続されている。npnバイポーラトランジ
スタT2,T2′のコレクタは各々出力端子C2,▲▼に接
続され、npnバイポーラトランジスタT2,T2′のエミッタ
は接地されている。
ーラトランジスタT1,T1′のベースに各々印加されてい
る。これらnpnバイポーラトランジスタT1,T1′の各々は
コレクタが供給ライン28に接続され、エミッタは各々に
直列に接続された抵抗及びダイオードR1,D1及びR1′,D
1′を介して接地されている。npnバイポーラトランジス
タT1,T1′のエミッタはまた各々抵抗R2,R2′を介して出
力端子C2,▲▼に接続されている。ダイオードD1,D
1′のアノードは各々npnバイポーラトランジスタT2,T
2′のベースに接続されている。npnバイポーラトランジ
スタT2,T2′のコレクタは各々出力端子C2,▲▼に接
続され、npnバイポーラトランジスタT2,T2′のエミッタ
は接地されている。
第３図のクロック発生器の動作は容易に理解される。
例えば、入力端子C1がハイレベルであり入力端子▲
▼がゼロレベルであると、入力端子C2はハイレベルとな
り、入力端子▲▼はゼロレベルになる。入力端子C1
と▲▼の両方がハイレベルであると、入力端子C2及
び▲▼はR1,D1,T2,R2′及びR1′,D1′,T2′,R2を介
して交差結合（cross coupling）により中間レベルにま
で低下する。この交差結合はまたゼロレベル出力のため
のプルダウン電流を発生させるのに役立つことが明らか
である。
例えば、入力端子C1がハイレベルであり入力端子▲
▼がゼロレベルであると、入力端子C2はハイレベルとな
り、入力端子▲▼はゼロレベルになる。入力端子C1
と▲▼の両方がハイレベルであると、入力端子C2及
び▲▼はR1,D1,T2,R2′及びR1′,D1′,T2′,R2を介
して交差結合（cross coupling）により中間レベルにま
で低下する。この交差結合はまたゼロレベル出力のため
のプルダウン電流を発生させるのに役立つことが明らか
である。
上述した構成は簡単な２レベルのクロック信号を用い
る場合にスイッチを動作させるのに必要な電流の約２倍
の電流を必要とするが、より実際的な回路においては電
流源14によって供給される電流を上回ってドライバトラ
ンジスタ22によって引き出される過剰電流はバッファ増
幅器12用のバイアス電流として役立つことが理解され
る。このようにして、過剰電流は約40％に減少させるこ
とができる。
る場合にスイッチを動作させるのに必要な電流の約２倍
の電流を必要とするが、より実際的な回路においては電
流源14によって供給される電流を上回ってドライバトラ
ンジスタ22によって引き出される過剰電流はバッファ増
幅器12用のバイアス電流として役立つことが理解され
る。このようにして、過剰電流は約40％に減少させるこ
とができる。
上述したサンプルドデータ回路は２相クロックで動作
するものとして記載されているが、本発明は２相クロッ
クとともに使用することだけに限定されるものではな
く、３相またはそれより多数の相を有するクロックを利
用するサンプルドデータシステムにも適用可能であるこ
とは明らかである。
するものとして記載されているが、本発明は２相クロッ
クとともに使用することだけに限定されるものではな
く、３相またはそれより多数の相を有するクロックを利
用するサンプルドデータシステムにも適用可能であるこ
とは明らかである。
本発明のサンプルドデータ回路によれば、２レベルの
クロック信号を用いる場合に比べ過剰電流を減少させる
ことができる。
クロック信号を用いる場合に比べ過剰電流を減少させる
ことができる。
第１図はサンプルドデータ回路の一部を示す図、 第２図は第１図のサンプルドデータ回路において発生す
るクロック波形を示す図、 第３図は第１図のクロック発生器４を更に詳細に示した
図である。 ２…サンプルドデータ段 ４…クロック発生器 ６…スイッチ手段（バイポーラスイッチ） 10…蓄積手段（蓄積コンデンサ） 12…バッファ増幅器 14…電流源 16…正の供給ライン 18…npnトランジスタ 20…ショットキーダイオード 22…ドライバトランジスタ 26…入力ノード 28…供給ライン Ｂ＋…供給電源 C1,▲▼…入力端子 C2,▲▼…出力端子 D1,D1′…ダイオード R1,R1′,R2,R2′…抵抗 T1,T1′,T2,T2′…npnバイポーラトランジスタ
るクロック波形を示す図、 第３図は第１図のクロック発生器４を更に詳細に示した
図である。 ２…サンプルドデータ段 ４…クロック発生器 ６…スイッチ手段（バイポーラスイッチ） 10…蓄積手段（蓄積コンデンサ） 12…バッファ増幅器 14…電流源 16…正の供給ライン 18…npnトランジスタ 20…ショットキーダイオード 22…ドライバトランジスタ 26…入力ノード 28…供給ライン Ｂ＋…供給電源 C1,▲▼…入力端子 C2,▲▼…出力端子 D1,D1′…ダイオード R1,R1′,R2,R2′…抵抗 T1,T1′,T2,T2′…npnバイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 11/00 - 15/02 G11C 27/00 - 27/04
Claims (3)
- 【請求項１】各々スイッチ手段と蓄積手段とを含み、２
段以上の直列に接続されたサンプルドデータ段と、 第１位相及び第２位相のクロック信号を発生し、前記第
１位相のクロック信号を前記２段以上の直列に接続され
た前記サンプルドデータ段の交互に変化する一方のサン
プルドデータ段の前記スイッチ手段に印加し、前記第２
位相のクロック信号を前記サンプルドデータ段の交互に
変化する他方のサンプルドデータ段の前記スイッチ手段
に印加し、前記直列に接続されたサンプルドデータ段の
間でサンプルドデータを順次移動させるクロック手段と
から構成され、 前記第１位相のクロック信号は連続する第１、第２及び
第３信号レベルを構成し、前記第１位相のクロック信号
は前記第１及び第３信号レベルの間を遷移する時及び前
記第３及び第１信号レベルの間を遷移する時前記第２信
号レベルを占有し、前記第２信号レベルは前記第１及び
第３信号レベルの中間であり、前記第１及び第２信号レ
ベルは前記サンプルドデータ段の前記スイッチ手段を開
くように配置され、前記第３信号レベルは前記サンプル
ドデータ段の前記スイッチ手段を閉じるように配置さ
れ、 前記第２位相のクロック信号は前記第１位相のクロック
信号に対応するが、前記第１位相のクロック信号とは位
相が180°異なることを特徴とするサンプルドデータ回
路。 - 【請求項２】第１位相のクロック信号を受信する制御電
極と、供給電源に接続された第１電流電極と、及び第１
出力端子に接続された第２電流電極とを有し、前記第１
位相のクロック信号を発生する第１トランジスタと、 前記第１トランジスタの前記第２電流電極と接地電位と
の間に接続された第１ダイオードと、 前記第１位相のクロック信号と逆位相の第２位相のクロ
ック信号を受信する制御電極と、前記供給電源に接続さ
れた第１電流電極と、及び第２出力端子に結合された第
２電流電極とを有し、前記第２位相のクロック信号を発
生する第２トランジスタと、 前記第２トランジスタの前記第２電流電極と前記接地電
位との間に結合された第２ダイオードと、 前記接地電位から離隔して制御電極を前記第１ダイオー
ドのアノードに接続させ、第１電流電極を前記第２出力
端子に接続させ、第２電流電極を前記接地電位に接続さ
せた第３トランジスタと、 前記接地電位から離隔して制御電極を前記第２ダイオー
ドのアノードに接続させ、第１電流電極を前記第１出力
端子に接続させ、第２電流電極を前記接地電位に接続さ
せた第４トランジスタとから構成されたクロック発生器
を前記クロック手段が含むことを特徴とする請求項１記
載のサンプルドデータ回路。 - 【請求項３】前記第1,第2,第３及び第４トランジスタは
バイポーラトランジスタであり、前記第１電流電極はコ
レクタであり、前記第２電流電極はエミッタであること
を特徴とする請求項２記載のサンプルドデータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8706592A GB2202399B (en) | 1987-03-19 | 1987-03-19 | Sampled data circuit |
| GB8706592 | 1987-03-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254813A JPS63254813A (ja) | 1988-10-21 |
| JP2799708B2 true JP2799708B2 (ja) | 1998-09-21 |
Family
ID=10614275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065565A Expired - Lifetime JP2799708B2 (ja) | 1987-03-19 | 1988-03-18 | サンプルドデータ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4876464A (ja) |
| JP (1) | JP2799708B2 (ja) |
| GB (1) | GB2202399B (ja) |
| HK (1) | HK62393A (ja) |
| SG (1) | SG132892G (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3991322A (en) * | 1975-06-30 | 1976-11-09 | California Microwave, Inc. | Signal delay means using bucket brigade and sample and hold circuits |
-
1987
- 1987-03-19 GB GB8706592A patent/GB2202399B/en not_active Expired - Lifetime
-
1988
- 1988-03-18 US US07/169,922 patent/US4876464A/en not_active Expired - Fee Related
- 1988-03-18 JP JP63065565A patent/JP2799708B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-29 SG SG1328/92A patent/SG132892G/en unknown
-
1993
- 1993-07-01 HK HK623/93A patent/HK62393A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2202399A (en) | 1988-09-21 |
| GB2202399B (en) | 1990-11-21 |
| US4876464A (en) | 1989-10-24 |
| SG132892G (en) | 1993-03-12 |
| JPS63254813A (ja) | 1988-10-21 |
| HK62393A (en) | 1993-07-09 |
| GB8706592D0 (en) | 1987-04-23 |
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