JPH04290423A - 半導体基板の製造方法および半導体装置 - Google Patents
半導体基板の製造方法および半導体装置Info
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- JPH04290423A JPH04290423A JP5462391A JP5462391A JPH04290423A JP H04290423 A JPH04290423 A JP H04290423A JP 5462391 A JP5462391 A JP 5462391A JP 5462391 A JP5462391 A JP 5462391A JP H04290423 A JPH04290423 A JP H04290423A
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Landscapes
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の製造方法
および半導体装置に関する。さらに詳しくは、本発明は
、液相成長による横方向成長を用いて、半導体基板上に
形成された誘電体基板上に半導体膜を形成する半導体基
板の製造方法およびこのようにして形成された半導体膜
上に光半導体デバイスや光もしくは電子集積回路などを
形成した半導体装置に関する。
および半導体装置に関する。さらに詳しくは、本発明は
、液相成長による横方向成長を用いて、半導体基板上に
形成された誘電体基板上に半導体膜を形成する半導体基
板の製造方法およびこのようにして形成された半導体膜
上に光半導体デバイスや光もしくは電子集積回路などを
形成した半導体装置に関する。
【０００２】
【従来の技術】従来、半導体基板は、ＩｎＰ 、ＧａＡ
ｓまたはＳｉ結晶を引き上げ法などにより作製したバル
ク結晶をスライスした後、表面を鏡面研磨することによ
って作製されている。
ｓまたはＳｉ結晶を引き上げ法などにより作製したバル
ク結晶をスライスした後、表面を鏡面研磨することによ
って作製されている。
【０００３】従来の半導体結晶の作製においては、作製
する半導体結晶の格子定数が、ＳｉまたはＩｎＰ 、Ｇ
ａＡｓのような２元化合物の半導体基板の格子定数と異
なる場合は、半導体基板上に歪超格子またはグレーデッ
ド層を成長することによって、格子定数を制御し、あら
ゆる格子定数を持つ半導体結晶を成長し、これを基板と
みなして使用していた。
する半導体結晶の格子定数が、ＳｉまたはＩｎＰ 、Ｇ
ａＡｓのような２元化合物の半導体基板の格子定数と異
なる場合は、半導体基板上に歪超格子またはグレーデッ
ド層を成長することによって、格子定数を制御し、あら
ゆる格子定数を持つ半導体結晶を成長し、これを基板と
みなして使用していた。
【０００４】
【発明が解決しようとする課題】しかし、このようにし
て作製した基板の結晶表面には多数の格子欠陥が存在し
ており、この基板上に成長した結晶中には貫通転位など
多くの格子欠陥が生じることとなる。このような結晶を
、高速半導体デバイス、光半導体デバイス、光もしくは
電子集積回路などを作製するために利用するには、格子
欠陥を減少させるなど多くの結晶性の改善が必要であり
、欠陥を減少させ、大きな面積で欠陥の少ない半導体基
板を作製する必要がある。
て作製した基板の結晶表面には多数の格子欠陥が存在し
ており、この基板上に成長した結晶中には貫通転位など
多くの格子欠陥が生じることとなる。このような結晶を
、高速半導体デバイス、光半導体デバイス、光もしくは
電子集積回路などを作製するために利用するには、格子
欠陥を減少させるなど多くの結晶性の改善が必要であり
、欠陥を減少させ、大きな面積で欠陥の少ない半導体基
板を作製する必要がある。
【０００５】従って、本発明の目的は、大面積にわたり
欠陥密度の低い半導体結晶基板を製造することのできる
方法を提供することにある。
欠陥密度の低い半導体結晶基板を製造することのできる
方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、上記課
題を解決するため、半導体基板上に、この半導体基板を
露出するライン上の開口部を有するマスクを形成し、露
出した半導体基板を種結晶として半導体結晶を液相成長
して横方向成長によりマスク上に半導体結晶を形成し、
その際ライン状の開口部の方向を横方向成長が最も速く
進行する特定方向にすることを特徴とする半導体基板の
製造方法が提供される。
題を解決するため、半導体基板上に、この半導体基板を
露出するライン上の開口部を有するマスクを形成し、露
出した半導体基板を種結晶として半導体結晶を液相成長
して横方向成長によりマスク上に半導体結晶を形成し、
その際ライン状の開口部の方向を横方向成長が最も速く
進行する特定方向にすることを特徴とする半導体基板の
製造方法が提供される。
【０００７】図１および２は、本発明の基本的な態様を
説明するための図である。図中、１は半導体基板であり
、ＩｎＰ 、ＧａＡｓまたはＳｉ結晶からなる。２はマ
スクであり、ＳｉＯ などからなる。３はラインシード
であり、特定方向に整列されている。４は、横方向成長
によって形成する半導体結晶である。
説明するための図である。図中、１は半導体基板であり
、ＩｎＰ 、ＧａＡｓまたはＳｉ結晶からなる。２はマ
スクであり、ＳｉＯ などからなる。３はラインシード
であり、特定方向に整列されている。４は、横方向成長
によって形成する半導体結晶である。
【０００８】横方向成長により形成した格子整合結晶（
４） において、ラインシード（３） から伝播する半
導体基板（１） からの貫通転位が存在するが、横方向
成長層では、完全結晶に近い結晶性が得られることが実
験から分かっている。そこで、横方向の成長速度が最も
大きくなる方向とラインシードの方向を一致させること
により、大面積に渡り、完全結晶を得ることが可能にな
る。
４） において、ラインシード（３） から伝播する半
導体基板（１） からの貫通転位が存在するが、横方向
成長層では、完全結晶に近い結晶性が得られることが実
験から分かっている。そこで、横方向の成長速度が最も
大きくなる方向とラインシードの方向を一致させること
により、大面積に渡り、完全結晶を得ることが可能にな
る。
【０００９】また、ＩｎＰ 、ＧａＡｓまたはＳｉ基板
とは格子整合しない系の成長においては、図３に示すよ
うに、グレーデッド層（５）により格子定数を変化させ
た後、横方向の成長速度が最大になる方向にラインシー
ドを形成し、横方向成長を行うことができる。あるいは
、図４に示すように、実験から格子不整合系における欠
陥密度の低減に有効であると分かった＜１１０＞ 方向
のラインシードから成長する横方向成長層を基板（１）
上に形成した後、横方向の成長速度が最大となる方向
にラインシードを形成し、液相成長を行うことにより、
大きな面積の格子不整合系の低欠陥密度の結晶を成長す
ることが可能になる。
とは格子整合しない系の成長においては、図３に示すよ
うに、グレーデッド層（５）により格子定数を変化させ
た後、横方向の成長速度が最大になる方向にラインシー
ドを形成し、横方向成長を行うことができる。あるいは
、図４に示すように、実験から格子不整合系における欠
陥密度の低減に有効であると分かった＜１１０＞ 方向
のラインシードから成長する横方向成長層を基板（１）
上に形成した後、横方向の成長速度が最大となる方向
にラインシードを形成し、液相成長を行うことにより、
大きな面積の格子不整合系の低欠陥密度の結晶を成長す
ることが可能になる。
【００１０】さらに、図５に示すように、ラインシード
となるマスク中の窓から露出する結晶を横方向成長形成
した低欠陥な結晶とすることで、結晶表面の結晶性を更
に向上させることができる。
となるマスク中の窓から露出する結晶を横方向成長形成
した低欠陥な結晶とすることで、結晶表面の結晶性を更
に向上させることができる。
【００１１】しかして、このように作製した結晶を基板
として用いることにより、結晶半導体の適応範囲を広げ
ることができ、新たな材料によるデバイス開発の可能性
を広げることになる。
として用いることにより、結晶半導体の適応範囲を広げ
ることができ、新たな材料によるデバイス開発の可能性
を広げることになる。
【００１２】
【作用】本発明では、図１および２に示す如く、半導体
基板（１） 上に形成したＳｉＯ２膜（２） 中に特定
方向の開口部（３） からの横方向成長により半導体結
晶（４） を形成するため、欠陥が少ない広い面積の横
方向成長層を形成することが可能になる。
基板（１） 上に形成したＳｉＯ２膜（２） 中に特定
方向の開口部（３） からの横方向成長により半導体結
晶（４） を形成するため、欠陥が少ない広い面積の横
方向成長層を形成することが可能になる。
【００１３】また、半導体基板（１） とは格子定数が
異なる結晶の成長において、通常の成長ではミスフィッ
ト転位と呼ばれる欠陥が結晶全体に発生するが、図３に
示す如く半導体基板から格子定数を変化させているグレ
ーデッド層上に横方向成長層を形成すること、または図
４に示す如く半導体基板（１）上に格子定数が異なる結
晶（６） を＜１１０＞ 方向に開口部（８） から形
成した横方向成長層上に、再び横方向成長層を形成する
こと、により最表面である横方向成長層（４） 上には
、格子不整によって生じる欠陥が伝播する量を少なく抑
えることができる。さらに、図５に示す如く、横方向成
長を繰り返すことによって、格子定数を自由に制御した
欠陥密度の低い半導体結晶基板の製造が可能になる。
異なる結晶の成長において、通常の成長ではミスフィッ
ト転位と呼ばれる欠陥が結晶全体に発生するが、図３に
示す如く半導体基板から格子定数を変化させているグレ
ーデッド層上に横方向成長層を形成すること、または図
４に示す如く半導体基板（１）上に格子定数が異なる結
晶（６） を＜１１０＞ 方向に開口部（８） から形
成した横方向成長層上に、再び横方向成長層を形成する
こと、により最表面である横方向成長層（４） 上には
、格子不整によって生じる欠陥が伝播する量を少なく抑
えることができる。さらに、図５に示す如く、横方向成
長を繰り返すことによって、格子定数を自由に制御した
欠陥密度の低い半導体結晶基板の製造が可能になる。
【００１４】従って、よい結晶性を持つ結晶から、光半
導体デバイスや高速半導体デバイスを製造することがで
き、また半導体結晶基板の格子定数に制約されることな
く、格子定数を自由に選択することも可能になる。
導体デバイスや高速半導体デバイスを製造することがで
き、また半導体結晶基板の格子定数に制約されることな
く、格子定数を自由に選択することも可能になる。
【００１５】
【実施例】図１は、本発明の一実施例の説明図であり、
（ａ） は横方向断面図、（ｂ） は縦方向断面図であ
る。１は半導体（１００） 基板材料であり、例えばＧ
ａＡｓ（１００） 基板である。２はマスクであり、例
えば、ＳｉＯ２である。ＧａＡｓ（１００） 上に、
２００ｎｍのＳｉＯ２膜をＣＶＤ法により付着させる。 この膜（２） にフォトリソグラフ法によって幅３μｍ
の窓を＜１１０＞ 方向から２２．５°傾いた方向にあ
け、ラインシードを形成する。この上に、 ８００℃で
飽和しているＧａＡｓ溶液から１度の過冷却度を付けて
、 ０．２℃／ｍｉｎ の冷却速度で３０分間成長を行
った。なお、窓の方向は、２０〜２５°の範囲で適宜選
択できる。
（ａ） は横方向断面図、（ｂ） は縦方向断面図であ
る。１は半導体（１００） 基板材料であり、例えばＧ
ａＡｓ（１００） 基板である。２はマスクであり、例
えば、ＳｉＯ２である。ＧａＡｓ（１００） 上に、
２００ｎｍのＳｉＯ２膜をＣＶＤ法により付着させる。 この膜（２） にフォトリソグラフ法によって幅３μｍ
の窓を＜１１０＞ 方向から２２．５°傾いた方向にあ
け、ラインシードを形成する。この上に、 ８００℃で
飽和しているＧａＡｓ溶液から１度の過冷却度を付けて
、 ０．２℃／ｍｉｎ の冷却速度で３０分間成長を行
った。なお、窓の方向は、２０〜２５°の範囲で適宜選
択できる。
【００１６】図２は、本発明の他の実施例を示す横方向
断面図である。１は半導体（１１１） 基板材料であり
、例えばＧａＡｓ（１１１） 基板である。２はマスク
であり、例えばＳｉＯ２である。ＧａＡｓ（１１１）
上に、 ２００ｎｍのＳｉＯ２膜（２） をＣＶＤ法に
より付着させる。この膜（２） にフォトリソグラフ法
によって幅３μｍの窓を＜２１１＞ 方向にあけ、ライ
ンシードを形成する。この上に、上記と同様の方法によ
り、ＧａＡｓの結晶成長を行った。
断面図である。１は半導体（１１１） 基板材料であり
、例えばＧａＡｓ（１１１） 基板である。２はマスク
であり、例えばＳｉＯ２である。ＧａＡｓ（１１１）
上に、 ２００ｎｍのＳｉＯ２膜（２） をＣＶＤ法に
より付着させる。この膜（２） にフォトリソグラフ法
によって幅３μｍの窓を＜２１１＞ 方向にあけ、ライ
ンシードを形成する。この上に、上記と同様の方法によ
り、ＧａＡｓの結晶成長を行った。
【００１７】図３は、本発明の他の実施例を示す縦方向
断面図である。図中、図２に示したものと同一のものは
同一の記号で示してある。５はＶＰＥ法により形成した
グレーデッド層であり、ＧａＡｓからＩｎ０．０５Ｇａ
０．９５Ａｓに変化している。この上に、上記と同様の
方法により、ラインシードを形成し、 ８００℃で飽和
しているＩｎ−Ｇａ−Ａｓ溶液からＩｎ０．０５Ｇａ０
．９５Ａｓの結晶成長を行った。
断面図である。図中、図２に示したものと同一のものは
同一の記号で示してある。５はＶＰＥ法により形成した
グレーデッド層であり、ＧａＡｓからＩｎ０．０５Ｇａ
０．９５Ａｓに変化している。この上に、上記と同様の
方法により、ラインシードを形成し、 ８００℃で飽和
しているＩｎ−Ｇａ−Ａｓ溶液からＩｎ０．０５Ｇａ０
．９５Ａｓの結晶成長を行った。
【００１８】図４は、本発明の他の実施例を示す図であ
り、（ａ） はその縦方向断面図、（ｂ）は（ａ） に
示したＡ−Ａ’線に沿う断面図である。図中、図２に示
したものと同一のものは同一の記号で示してある。２は
マスクであり、例えばＳｉＯ２である。この膜（２）
にフォトリソグラフ法によって幅３μｍの窓を＜１１０
＞ 方向にあけ、ラインシードを形成する。この上に、
上記と同様の方法により、ラインシードを形成し、 ８
００℃で飽和しているＩｎ−Ｇａ−Ａｓ溶液からＩｎ０
．０５Ｇａ０．９５Ａｓの結晶成長を行った。更に、こ
の上に、図２の場合と同様にして、Ｉｎ０．０５Ｇａ０
．９５Ａｓの結晶成長を行った。
り、（ａ） はその縦方向断面図、（ｂ）は（ａ） に
示したＡ−Ａ’線に沿う断面図である。図中、図２に示
したものと同一のものは同一の記号で示してある。２は
マスクであり、例えばＳｉＯ２である。この膜（２）
にフォトリソグラフ法によって幅３μｍの窓を＜１１０
＞ 方向にあけ、ラインシードを形成する。この上に、
上記と同様の方法により、ラインシードを形成し、 ８
００℃で飽和しているＩｎ−Ｇａ−Ａｓ溶液からＩｎ０
．０５Ｇａ０．９５Ａｓの結晶成長を行った。更に、こ
の上に、図２の場合と同様にして、Ｉｎ０．０５Ｇａ０
．９５Ａｓの結晶成長を行った。
【００１９】図５は、本発明の他の実施例を示す図であ
り、（ａ） はその縦方向断面図、（ｂ）は（ａ） に
示したＢ−Ｂ’線に沿う断面図、（ｃ） は（ａ） に
示したＣ−Ｃ’線に沿う断面図である。図中、図１示し
たものと同一のものは同一の記号で示してある。膜（２
） 上に図１の場合と同様にしてラインシードを形成し
、 ８００℃で飽和しているＩｎ−Ｇａ−Ａｓ溶液から
Ｉｎ０．０５Ｇａ０．９５Ａｓの結晶成長を行った。さ
らに、この上に、図１の場合と同様にして、Ｉｎ０．０
５Ｇａ０．９５Ａｓの結晶成長を行った。
り、（ａ） はその縦方向断面図、（ｂ）は（ａ） に
示したＢ−Ｂ’線に沿う断面図、（ｃ） は（ａ） に
示したＣ−Ｃ’線に沿う断面図である。図中、図１示し
たものと同一のものは同一の記号で示してある。膜（２
） 上に図１の場合と同様にしてラインシードを形成し
、 ８００℃で飽和しているＩｎ−Ｇａ−Ａｓ溶液から
Ｉｎ０．０５Ｇａ０．９５Ａｓの結晶成長を行った。さ
らに、この上に、図１の場合と同様にして、Ｉｎ０．０
５Ｇａ０．９５Ａｓの結晶成長を行った。
【００２０】図６は、本発明の他の実施例を説明するた
めの図であり、波長０．９８μｍの半導体レーザーとＦ
ＥＴを搭載している。ＧａＡｓ基板（１） 上にグレー
デッド層（５） を形成することにより、結晶の表面の
組成をＩｎ０．１２Ｇａ０．８８Ａｓとする。この上に
、図１の場合と同様にしてラインシードを形成した後、
Ｉｎ０．１２Ｇａ０．８８Ａｓを液相成長により成長す
る（１２）。この上に、ＭＯＶＰＥ 法により、厚さ
１．５μｍのｎ−Ｉｎ０．４Ｇａ０．６Ｐ（１３） 、
厚さ ０．１μｍのＩｎ０．１２Ｇａ０．８８Ａｓ（１
４）、厚さ １．５μｍのｐ−Ｉｎ０．４Ｇａ０．６Ｐ
（１５） を成長する（ａ） 。次に、図に示すような
構造を、選択エッチングに形成し、ｐ拡散を行い、次い
で電極を形成する（（ｂ），（ｃ），（ｄ） ）。
めの図であり、波長０．９８μｍの半導体レーザーとＦ
ＥＴを搭載している。ＧａＡｓ基板（１） 上にグレー
デッド層（５） を形成することにより、結晶の表面の
組成をＩｎ０．１２Ｇａ０．８８Ａｓとする。この上に
、図１の場合と同様にしてラインシードを形成した後、
Ｉｎ０．１２Ｇａ０．８８Ａｓを液相成長により成長す
る（１２）。この上に、ＭＯＶＰＥ 法により、厚さ
１．５μｍのｎ−Ｉｎ０．４Ｇａ０．６Ｐ（１３） 、
厚さ ０．１μｍのＩｎ０．１２Ｇａ０．８８Ａｓ（１
４）、厚さ １．５μｍのｐ−Ｉｎ０．４Ｇａ０．６Ｐ
（１５） を成長する（ａ） 。次に、図に示すような
構造を、選択エッチングに形成し、ｐ拡散を行い、次い
で電極を形成する（（ｂ），（ｃ），（ｄ） ）。
【００２１】
【発明の効果】以上に説明したように、本発明によれば
、欠陥密度の低い結晶を作製することができ、さらに基
板による格子定数の拘束をなくすことができ、光半導体
デバイス、高速半導体デバイスおよび光もしくは電子集
積素子などに用いる結晶を成長させるための結晶性の良
い基板材料を提供することが可能になる。従って、本発
明は、光半導体デバイス、高速半導体デバイスなどに用
いる混晶半導体の適応範囲を拡大することができ、新し
い半導体素子の開発に寄与するところが大きい。
、欠陥密度の低い結晶を作製することができ、さらに基
板による格子定数の拘束をなくすことができ、光半導体
デバイス、高速半導体デバイスおよび光もしくは電子集
積素子などに用いる結晶を成長させるための結晶性の良
い基板材料を提供することが可能になる。従って、本発
明は、光半導体デバイス、高速半導体デバイスなどに用
いる混晶半導体の適応範囲を拡大することができ、新し
い半導体素子の開発に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための図である。
【図２】本発明の他の実施例を説明するための図である
。
。
【図３】本発明の他の実施例を説明するための図である
。
。
【図４】本発明の他の実施例を説明するための図である
。
。
【図５】本発明の他の実施例を説明するための図である
。
。
【図６】本発明のさらに他の実施例を説明するための図
である。
である。
１…２元化合物またはＳｉ基板
２…マスク
３…マスク中の開口部（ラインシード）４…半導体結晶
５…グレーデッド層
６…半導体結晶
７…マスク
８…マスク中の開口部（ラインシード）９…マスク中の
開口部（ラインシード）１０…マスク １１…半導体結晶 １２…Ｉｎ０．１２Ｇａ０．８８Ａｓ １３…ｎ−Ｉｎ０．４Ｇａ０．６Ｐ （厚さ １．５μ
ｍ）１４…ｎ−Ｉｎ０．１２Ｇａ０．８８Ａｓ （厚さ
０．１μｍ）１５…ｐ−Ｉｎ０．４Ｇａ０．６Ｐ
（厚さ １．５μｍ）１６…ｐ拡散層 １７…Ａｕ−Ｚｎ 電極 １８…Ａｕ−Ｚｎ 電極 １９…Ａｕ−Ｓｎ 電極
開口部（ラインシード）１０…マスク １１…半導体結晶 １２…Ｉｎ０．１２Ｇａ０．８８Ａｓ １３…ｎ−Ｉｎ０．４Ｇａ０．６Ｐ （厚さ １．５μ
ｍ）１４…ｎ−Ｉｎ０．１２Ｇａ０．８８Ａｓ （厚さ
０．１μｍ）１５…ｐ−Ｉｎ０．４Ｇａ０．６Ｐ
（厚さ １．５μｍ）１６…ｐ拡散層 １７…Ａｕ−Ｚｎ 電極 １８…Ａｕ−Ｚｎ 電極 １９…Ａｕ−Ｓｎ 電極
Claims (4)
- 【請求項１】 （１００） 面半導体基板（１） 上
に、半導体基板（１） を露出する実質的に＜１１０＞
方向から２０〜２５°傾いた方向の開口部（３） を
有するマスク（２）を形成し、露出した半導体基板（１
） を種結晶として半導体結晶を液相成長して横方向成
長によりマスク上に半導体結晶（４） を形成すること
を特徴とする半導体基板の製造方法。 - 【請求項２】 （１１１） 面半導体基板（１） 上
に、半導体基板（１） を露出する実質的に＜２１１＞
方向の開口部（３） を有するマスク（２） を形成
し、露出した半導体基板（１） を種結晶として半導体
結晶を液相成長して横方向成長によりマスク上に半導体
結晶（４）を形成することを特徴とする半導体基板の製
造方法。 - 【請求項３】 半導体基板（１） の表面にはグレー
デッド層（５） が形成されており、その表面に前記マ
スクが形成される、請求項１または２記載の半導体基板
の製造方法。 - 【請求項４】 請求項１または２に記載の方法によっ
て製造した半導体基板の横方向成長層（１２）上に半導
体素子を形成してなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5462391A JPH04290423A (ja) | 1991-03-19 | 1991-03-19 | 半導体基板の製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5462391A JPH04290423A (ja) | 1991-03-19 | 1991-03-19 | 半導体基板の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290423A true JPH04290423A (ja) | 1992-10-15 |
Family
ID=12975873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5462391A Withdrawn JPH04290423A (ja) | 1991-03-19 | 1991-03-19 | 半導体基板の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290423A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140711A (ja) * | 1992-10-27 | 1994-05-20 | Nec Kansai Ltd | 半導体レーザ及びその製造方法 |
| JP2000277863A (ja) * | 1999-03-24 | 2000-10-06 | Sanyo Electric Co Ltd | 半導体発光素子およびその製造方法 |
| JP2003100776A (ja) * | 2001-09-21 | 2003-04-04 | Hitachi Cable Ltd | 化合物半導体ウェハ及びそれを用いた電界効果トランジスタ |
-
1991
- 1991-03-19 JP JP5462391A patent/JPH04290423A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140711A (ja) * | 1992-10-27 | 1994-05-20 | Nec Kansai Ltd | 半導体レーザ及びその製造方法 |
| JP2000277863A (ja) * | 1999-03-24 | 2000-10-06 | Sanyo Electric Co Ltd | 半導体発光素子およびその製造方法 |
| JP2003100776A (ja) * | 2001-09-21 | 2003-04-04 | Hitachi Cable Ltd | 化合物半導体ウェハ及びそれを用いた電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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