JPH04288648A

JPH04288648A - 診断走査によるメモリ装置のモード切り替え

Info

Publication number: JPH04288648A
Application number: JP3258298A
Authority: JP
Inventors: Kumar Chinnaswamy; クマー　チナスワミー; Hansel A Collins; ハンセル　アントニー　コリンズ; Michael B Evans; マイケル　ブロック　エヴァンス; Timothy P Fissette; ティモシー　ポール　フィセッティ; Michael A Gagliardo; マイケル　エイ　ガグリアルド; John J Lynch; ジョン　ジェイ　リンク; James E Tessari; ジェイムズ　イー　テッサリー
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1990-07-03
Filing date: 1991-07-03
Publication date: 1992-10-13
Also published as: DE69127870T2; DE69127870D1; EP0469721A3; EP0469721B1; CA2046078A1; EP0469721A2; US5255381A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【関連出願】本願は、１９９０年７月３日に出願した、
Ｃｈｉｎｎａｓｗａｍｙ等の「Ｍｏｄｅ　　Ｓｗｉｔｃ
ｈｉｎｇ　　Ｆｏｒ　　Ａ　　Ｍｅｍｏｒｙ　　Ｓｙｓ
ｔｅｍ　　Ｗｉｔｈ　　Ｄｉａｇｎｏｓｔｉｃ　　Ｓｃ
ａｎ」なる名称のアメリカ合衆国特許出願第５４７，６
５６号の部分継続出願である。

【０００２】

【発明の分野】本発明は、データ処理装置のための走査
式診断装置、一層詳しくは、データ処理装置のメモリ・
コントローラをテストすると同時に、メモリ装置のダイ
ナミックＲＡＭ（ＤＲＡＭ）を走査中にＤＲＡＭ制御信
号と一緒に生じるトランジションからのデータ汚染に対
する免疫性を与え、かつ、システム・クロックの状態と
無関係にメモリ装置について通常の作業を実施できるよ
うにする方法および装置に関する。

【０００３】

【発明の背景】たいていのディジタル・データ処理装置
は、サイズとは無関係に、組み合わせ論理ネットワーク
と双安定ラッチ素子とからなる。この組み合わせ論理ネ
ットワークは数百あるいは数千もの論理ゲート、たとえ
ば、ＡＮＤゲートやＯＲゲートを含んでおり、これら論
理ゲートが必要な意志決定機能を果たす。ラッチはこの
組み合わせ論理ネットワークを取り囲んでおり、入力デ
ータ、出力データおよび制御情報を一時的に記憶するメ
モリ素子として働く。

【０００４】データ処理装置の状態はそれのラッチすべ
ての状態によって決まる。普通は、データ処理装置の状
態はクロッキング装置からの各クロック・パルスの発生
毎に変化する。データ処理装置の状態は、入力ラッチの
状態、制御ラッチの状態、出力ラッチの状態ならびに各
クロック・パルスの発生毎の組み合わせ論理ネットワー
クの構造によって決まる。

【０００５】データ処理装置を或る種の走査技術を備え
るように設計して、ラッチにおける故障を対応する組み
合わせ論理における故障から個別確認でき、より良好な
故障分離を行えるようにすることはできる。この場合、
ラッチは、端末接続した並列ロード・直列シフト式レジ
スタと同様に作用するように改造される。これにより、
ラッチを１つの大きな直列シフト・レジスタに再構成し
てテスト目的を果たすことができる。

【０００６】このように構成した場合、ラッチを非走査
モードからテスト用の走査モードへシフトするのにセレ
クト信号を用いる。ラッチが走査モードにあるとき、直
列データ・テスト・パターンと一緒にテスト入力信号が
与えられる。直列テスト配置のラッチのなかの最後のラ
ッチは、走査モードでこれらのラッチを通過している直
列データ・テスト・パターンを表わすテスト出力信号を
有する。

【０００７】走査技術の遂行にあたっての厳しい問題と
しては、走査モード開始時にメモリ装置のメモリ・モジ
ュールのＤＲＡＭに記憶されるデータの汚染がある。こ
れは、ＤＲＡＭの制御と組み合ったラッチが走査中に任
意数のトランジションを通して作動するためであり、Ｄ
ＲＡＭが走査中にこれらのラッチから隔離されていない
場合にＤＲＡＭに記憶されたデータをラッチ出力が汚染
する可能性がある。

【０００８】さらに、ＤＲＡＭの内容を保存すべくＤＲ
ＡＭを周期的にリフレッシュする必要があるため、クロ
ックを用いてリフレッシュ・サイクルを制御しなければ
ならない。走査作業中に、メモリ・コントローラをシン
グルステップさせるか、あるいは、バースト状態でメモ
リ・コントローラを作動させることが望ましい。しかし
ながら、データ処理装置クロックがこの目的で用いられ
ている場合、ＤＲＡＭリフレッシュ・サイクルを中断し
ないかぎり、メモリ・コントローラを停止させたり、シ
ングルステップさせたり、サイクル・バーストで作動さ
せたりすることはできないのである。

【０００９】したがって、リフレッシュ・サイクルがシ
ステム・クロックによって刻時されている場合、走査動
作をシングルステップ式に導入し、ＤＲＡＭリフレッシ
ュ・サイクルを中断することなく、まず、テスト・パタ
ーンを走査し、システム・クロックへシングルステップ
させ、次いで、結果をスキャンアウトすることはできな
い。これは、メモリ・コントローラがシステム・クロッ
クと同期しているからであり、ＤＲＡＭを制御している
ときにクロック・パルスの流れが中断しないのは当然で
ある。システム・クロックがシングルステップさせられ
る場合には、これによってシステム・クロックが停止し
、ＤＲＡＭへの制御信号のタイミングでクロック・パル
ス間にある可能性のある長い間隔が大きな中断へ変わり
、リフレッシュ・サイクルが正しく実行されないことに
なる。

【００１０】同様に、一連のシングルステップを実行す
ることが望ましいことが多い。この場合、最初のシング
ルステップがスキャンインされ、次いで、所望数のクロ
ック・サイクルを含む１バースト分のクロック・パルス
が付与され、結果がスキャンアウトされる。シングルス
テップの場合と同様に、メモリ・コントローラがクロッ
ク・パルスの流れを中断しないのは当然であり、したが
って、バーストがそれほど長くない場合には、同様にリ
フレッシュ・サイクルが正しく実行されないことにある
。

【００１１】正規の動作中にメモリ・コントローラをシ
ステム・クロックと同期させることは重要であるから、
メモリ・コントローラをそれ自体の同期クロックで常時
作動させるだけでＤＲＡＭリフレッシュ・サイクル問題
を軽減することは不可能である。

【００１２】ＤＲＡＭをリフレッシュするのに加えて、
システム・クロックをシングルステップあるいはバース
トさせながら、ＤＲＡＭへ書き込み、読み出し作業のよ
うな通常の作業を実施することができるのも望ましい。これらの通常作業の制御でもシステム・クロック・パル
スの流れが中断しないことが必要なので、上述したと同
様の問題が生じる。

【００１３】

【発明の概要】本発明は、２つのモード間でダイナミッ
ク・メモリ装置を切り替えて、メモリ装置内のＤＲＡＭ
を常時周期的にリフレッシュすることのできる方法およ
び装置を提供することによって、走査動作中にメモリ装
置におけるデータの汚染に伴う問題を解決する。ついで
に、本発明は、同様の要領で、パワーロス状態でデータ
を保存する。

【００１４】特に、ここでいうモードとは、ステップモ
ードとスタンバイモードである。メモリ装置がこれらモ
ードのいずれかにあるとき、システム・クロックと同期
して作動するそれ自体のクロックで作動し、したがって
、システム・クロックが停止しているか、シングルステ
ップさせられているか、バーストで作動しているかとは
無関係にＤＲＡＭを周期的にリフレッシュすることがで
きる。

【００１５】ステップモードでは、メモリ装置がメモリ
・コントローラから通常の作業を受け入れることもでき
る。これは、本発明がメモリ装置内にＤＲＡＭコントロ
ーラを設けるためである。ひとたびメモリ・コントロー
ラによって望まれる作業でロードされたならば、ＤＲＡ
Ｍコントローラは、システム・クロックと同期して作動
するメモリ装置クロックによるタイミングで指令を実行
する。このクロックは、スタンバイモードで使用される
クロックと同じでもよいし、同じでなくてもよい。ＤＲ
ＡＭへの正規作業を実施するのに加えて、ステップモー
ドのＤＲＡＭコントローラは、ステップモードでリフレ
ッシュ・サイクルを正しく実行するのに必要なＤＲＡＭ
制御信号も発生する。

【００１６】スタンバイモードでは、メモリ制御信号を
ドラムから隔離することによって走査作業を行うことが
できる。メモリ装置クロックを用いて必要なＤＲＡＭ制
御信号を与えるＤＲＡＭリフレッシュ・コントローラは
システム・クロックと同期して作動する。こうして、メ
モリ装置がスタンバイモードにある間、所望のテスト・
パターンあるいは作業シーケンスがスキャンインされる
。

【００１７】本発明は、万が一にもデータ処理装置に障
害が認められた場合には、診断つうるとしても用いるこ
とができる。たとえば、以下の作業列が障害の位置を突
き止めることができる。まず、メモリ装置をスタンバイ
モードにし、走査動作でメモリ装置を故障が生じたとこ
ろの前方の既知の良好な状態に移行させる。

【００１８】次に、データ処理装置がメモリ装置をステ
ップモードに置き、システム・クロックがデータ処理装
置の状態をシングルステップ分あるいは１バースト分の
ステップだけ前進させることができるようにする。これ
がひとたび完了すると、データ処理装置はメモリ装置を
スタンバイモードに戻し、その後、走査作業が行われる
。走査作業の結果を、次に、データ処理装置の予想状態
と比較し、故障が発見されたかどうか、あるいは、上記
の手順をさらに繰り返す必要があるかどうかを決める。

【００１９】データ処理装置のサービス・プロセッサ・
ユニット（ＳＰＵ）、メモリ・コントローラおよびメモ
リ装置を正しい順序で作動させ、メモリ装置が適切な時
点でステップモードあるいはスタンバイモードに確実に
あるようにすることが必要である。そのために、或る特
殊な組のハンドシェーク信号をＳＰＵ、メモリ・コント
ローラ、メモリ装置間でやりとりし、メモリ装置が常時
正しいモードに確実にあるようにする。

【００２０】上記のようにステップモード、スタンバイ
モードを用いた場合、メモリ装置のＤＲＡＭを犠牲にす
ることなく、シングルステップ式でもあるいは１バース
ト分のシーケンスを通じてもメモリ・コントローラによ
って正規の作業を実行することができる。さらに、ステ
ップモードおよびスタンバイモードにより、特殊なハン
ドシェーク信号の正しい順序での実行の結果として、デ
ータのロスなしに、ＡＣパワーロス後にメモリ装置はス
タンバイモードに容易に切り替わることができる。

【００２１】

【好ましい実施例の説明】図面を参照して、ここでは、
参照符号は全図を通じて同様なあるいは相当する部分を
示してる。図１はデータ処理装置２の全体的な構成を示
しており、このデータ処理装置は、サービス・プロセッ
サ・ユニット（ＳＰＵ）またはコンソール４と、アレイ
制御ユニット（ＡＣＵ）またはメモリ・コントローラ６
と、メモリ・コントローラ６と組み合わせたメモリ・モ
ジュール８のアレイとを包含する。

【００２２】メモリ・モジュール・アレイ８は、普通は
、４つあるいは８つのモジュールからなるが、このアレ
イ８でのモジュール数はこの技術分野では公知のように
設計要件に応じて変わる。同様に、メモリ・コントロー
ラ６は１つだけメモリ・モジュール・アレイ８の１つと
一緒に示してあるが、普通は、データ処理装置２は複数
のメモリ・コントローラ６を包含し、それぞれのメモリ
・コントローラ６が複数のメモリ・モジュール・アレイ
８のうちの対応した１つを有する。メモリ・コントロー
ラ６やメモリ・モジュール・アレイ８の数はこの技術分
野で公知のように設計要件で決まる。

【００２３】本発明によれば、データ処理装置２は３つ
のモードを有し、これらのモードは、システム・クロッ
クを停止させたり、ステッピングさせたり、バーストさ
せたりすることを含む走査中およびパワーアップ／パワ
ーダウン・シーケンス中に処理データを保存することを
意図している。これらのモードは、スタンバイ・モード
、ステップ・モードおよび通常モードからなる。

【００２４】通常モードは、メモリ・コントローラ６へ
のシステム・クロックの割り込みを伴わない普通のデー
タ処理作業すべてに対して用いられる。このモードでは
、メモリ・モジュール・アレイ８はシステム・クロック
と同期したままでなければならず、メモリ・モジュール
・アレイ８のＤＲＡＭを正しくリフレッシュしようとし
ている場合にはシステム・クロックを中断することはで
きない。

【００２５】スタンバイ・モードは、いかなる走査動作
でもメモリ・モジュール・アレイ８のＤＲＡＭを保護す
るのに用いられる。このモードでは、メモリ・モジュー
ル・アレイ８はシステム・クロックに対して感度を持た
ないようにされ、ＤＲＡＭの周期的なリフレッシュが、
この目的のためにメモリ・モジュール・アレイ８に搭載
した別体のクロックに従って刻時される。このモードが
マスタ・クロックに対して不感であり、かつ、メモリ・
コントローラ６と同期していないため、それがメモリ・
コントローラ６からの指令に応答することはなく、スキ
ャンインされてしまっている任意の作業を実行するのに
それを使用することはできない。

【００２６】ステップ・モードでは、普通のデータ処理
作業中にシステム・クロックが停止、シングルステップ
、バーストを行える。このモードでは、メモリ・コント
ローラ６は、システム・クロック信号を制御することに
よって、一度に１ステップずつあるいは短いステップ・
シーケンスで通常作業を実施することができる。ステッ
プ・モードにあるとき、メモリ・モジュール・アレイ８
はその搭載クロックを使用する。したがって、システム
・クロックの停止、ステッピング、バースティングはメ
モリ・モジュール・アレイ８のＤＲＡＭのためのリフレ
ッシュ・サイクルになんら悪影響を与えることがない。

【００２７】こうして、スタンバイ・モード中にスキャ
ンインされる作業は、ステップ・モードにおいて、一度
に１ステップずつ、あるいは、短いステップ・シーケン
スで実行され得る。したがって、シングルステップ走査
作業あるいは短シーケンス走査作業を実施するためには
、全走査プロセスは通常の作業あるいは作業シーケンス
で走査を行うスタンバイ・モードから、作業を実行する
ステップ・モードへ移り、そして、結果をスキャンアウ
トするスタンバイ・モードへ戻るというように往復動す
ることになる。

【００２８】以下の本発明の好ましい実施例についての
説明においては、モード切り替え順序をアレイ８のメモ
リ・モジュールで用いられているＤＲＡＭにおけるデー
タ保全性を確保する特殊な制約条件と関連して説明する
。この順序は説明した意図にとっては好ましいものであ
るが、本発明は、設計要件に従って、別のモード切り替
え順序あるいは異なった数のモードでのモード切り替え
にも適用できる。

【００２９】好ましい実施例では、本発明を遂行するよ
うになっているモード切り替え作業は４つある。これら
のモード切り替え作業は、スタンバイ−ステップ、ステ
ップ−スタンバイ、ステップ−ノーマル、ノーマル−ス
テップである。システム・パワーオンから通常システム
作業へのモード切り替え順序は、スタンバイ−ステップ
、その後に、ステップ−ノーマルである。システム・ク
ロックを通常システム作業に対して停止させる作業から
のモード切り替え順序は、スタンバイ−ステップとステ
ップ−ノーマルである。

【００３０】メモリ・モジュール・アレイ８は、ＤＲＡ
Ｍ作業の実行のためのＤＲＡＭ制御信号をメモリ・コン
トローラ６からライン２１を経て受け取る。これらの制
御信号は、通常行アドレス・ストローブ（ＲＡＳ）信号
、列アドレス・ストローブ（ＣＡＳ）信号および書き込
みイネーブル（ＷＥ）制御信号を含む。ライン２１は、
この目的で使用される単数のライン、複数のライン、単
数のバス、複数のバスを代表するものである。メモリ・
モジュール・アレイ８が通常モードにあるときにこれら
の作業を正しく実行するためには、メモリ・コントロー
ラ６はシステム・クロックと同期していなければならな
い。

【００３１】本発明の一部として、ＤＲＡＭ制御信号は
、メモリ・コントローラ６からメモリ・モジュール・ア
レイ８によって受け取られるのはもちろんであるが、ス
テップ・モードでは、メモリ・モジュール・アレイ８は
これらのＤＲＡＭ制御信号を記憶し、ＤＲＡＭ作動指令
として復号し、次いで、それ自身のクロックで実行する
。この作業を遂行するためには、本発明によれば、メモ
リ・モジュール・アレイ８の動作は特殊なハンドシェー
ク信号の制御の下に変更される。

【００３２】これらハンドシェーク信号の最初のものは
、ステップ・モード・イネーブル信号であり、これはラ
イン１６を経てメモリ・コントローラ６からメモリ・モ
ジュール・アレイ８へ送られる。ステップ・モード・イ
ネーブル信号は、メモリ・コントローラ６がメモリ・モ
ジュール・アレイ８がステップ・モードへ移行するを望
んでいることをメモリ・モジュール・アレイ８に示すよ
うに表明される。

【００３３】これらハンドシェーク信号の第２のものは
、ステップ・モード・リクエスト信号であり、これはラ
イン１４を経てコンソール４からメモリ・コントローラ
６へ送られる。この信号は、メモリ・モジュール・アレ
イ８をステップ・モードへ切り替えるのを可能とすべき
であるということをメモリ・コントローラ６に通知する
ように表明される。

【００３４】これらハンドシェーク信号の第３のものは
、ステップ・モード肯定信号であり、これはライン２０
を経てメモリ・モジュール・アレイ８からコンソール４
へ送られる。この信号は、メモリ・モジュール・アレイ
８がステップ・モードへ切り替わっていることをコンソ
ール４に知らせるように表明される。

【００３５】これらハンドシェーク信号のうちの第４の
ものは、ステップ・モード・ビジー信号であり、これは
ライン１８を経てメモリ・モジュール・アレイ８からメ
モリ・コントローラ６へ送られる。この信号は、メモリ
・モジュール・アレイ８がステップ・モードにおいて指
令を受け取ることができないか、あるいは、先に受け取
った指令を実施中であるかということをメモリ・コント
ローラ６に知らせるように表明される。この信号は、ま
た、メモリ・モジュール・アレイ８がステップ・モード
へ移行中であるとき、メモリ・モジュール・アレイ８が
スタンバイ・モードにあるとき、ならびに、メモリ・モ
ジュール・アレイ８が通常モードへ移行中であるときに
も表明される。

【００３６】これらのハンドシェーク信号の第５信号は
、スタンバイ・モード・イネーブル信号であり、これは
ライン１０を経てコンソール４からメモリ・モジュール
・アレイ８へ送られる。この信号は、メモリ・モジュー
ル・アレイ８がスタンバイ・モードへ切り替わるべきで
あることをメモリ・モジュール・アレイ８に知らせるよ
うに表明される。

【００３７】スタンバイ制御イネーブル信号は、メモリ
・モジュール・アレイ８がスタンバイ・モードにある間
にＤＲＡＭをメモリ・コントローラ６からのＤＲＡＭ制
御信号から隔離するのに役立つ。こうして、メモリ・モ
ジュール・アレイ８のＤＲＡＭの状態へ影響を与えるこ
となく、データがメモリ・コントローラ６へ、そして、
そこから走査され得る。スタンバイ・モード中、メモリ
・モジュール・アレイ８のＤＲＡＭは、このメモリ・モ
ジュール・アレイのクロックを用いて、周期的にリフレ
ッシュされる。

【００３８】これらのハンドシェーク信号のうちの第６
のものは、システム初期化信号であり、これはライン１
２を経てコンソール４からメモリ・モジュール・アレイ
８へ送られる。この信号は、メモリ・モジュール・アレ
イ８がスタンバイ・モードにある間表明され、所望に応
じてスタンバイ・モードからステップ・モードへの移行
の準備としてステップ・モードＤＲＡＭコントローラを
初期化するのに用いられる。

【００３９】ステップ・モード肯定信号は、メモリ・モ
ジュール・アレイ８がそれぞれスタンバイ・モードにあ
るか、あるいはないかをコンソール４に知らせるべくメ
モリ・モジュール・アレイ８によって撤回される。ステ
ップ・モード・ビジー信号は、ステップ制御イネーブル
信号がたとえメモリ・コントローラ６によって表明され
ていたとしても、メモリ・モジュール・アレイ８がステ
ップ・モードにおいて指令を受け取ることができないと
いうことをメモリ・コントローラ６に知らせるべくメモ
リ・モジュール・アレイ８によって表明される。

【００４０】メモリ・モジュール・アレイ８の４メモリ
・モジュール実行のためのモード切り替え回路の機能ブ
ロック図が図４に示してある。このモード切り替え回路
は、アレイ８の４つのメモリ・モジュール（図示せず）
のそれぞれについて、雑論理（ＭＩＳＣ）部１１０とＤ
ＲＡＭ制御アレイ（ＤＣＡ）部１１２とに分割されてい
る。

【００４１】ＤＣＡ１１２の各々は、ステップ・モード
にあるときにそれぞれのメモリ・モジュールのための「
論理コントローラ」として作用する。ステップ・モード
にあるとき、ＤＣＡ１１２は、この目的のために、ライ
ン２１を経てメモリ・コントローラ６から指令信号を受
け取る。

【００４２】ＭＩＳＣ１１０の各々は、スタンバイ・モ
ードにあるときにそれぞれのメモリ・モジュールについ
て「リフレッシュ・コントローラ」として作用する。Ｍ
ＩＳＣ１１０は、それぞれ、それ自体の搭載クロックと
同期してそれぞれのメモリ・モジュールのＤＲＡＭのた
めのリフレッシュ・サイクルを与える。

【００４３】ＤＣＡ１１２の各々は、それが制御するＤ
ＲＡＭのためのＤＲＡＭ制御信号をメモリ・コントロー
ラ６から受け取る。通常の動作では、ＤＣＡ１１２の各
々は対応するＤＲＡＭのためのＤＲＡＭ制御信号を処理
する。ステップ・モードでは、ＤＲＡＭはメモリ・コン
トローラ６からのＤＲＡＭ制御信号には不感であり、メ
モリ・アレイ８をメモリ・コントローラ６による制御か
ら無効化する。ＤＣＡ１１２は、メモリ・コントローラ
６から受け取ったいかなるＤＲＡＭ制御信号も記憶し、
ＤＲＡＭ作動指令として復号し、それ自身のクロックで
それを実行する。ＤＣＡ１１２は、それぞれのＤＲＡＭ
のリフレッシュ・サイクルも制御し、ステップ・モード
で、システム・クロックと同期して作動するそれ自身の
クロックをしようする。ステップ・モードでも、ＤＣＡ
１１２の各々はＤＲＡＭ制御信号を記憶し、これらの信
号を、再び、正しいＤＲＡＭサイクル・タイミングのた
めにそれ自身のクロックを用いてそれぞれのＤＲＡＭに
与える。ＤＲＡＭ制御信号の実行は、メモリ・コントロ
ーラ６からライン２１を経て受け取られる指令信号によ
って制御される。

【００４４】スタンバイ・モードにおいて、ＤＣＡ１１
２はメモリ・コントローラ６からのＤＲＡＭ制御信号に
不感である。さらに、スタンバイ・モードにおいて、Ｄ
ＣＡ１１２は完全に消勢され、ＤＲＡＭのためのリフレ
ッシュ・サイクルの制御は対応するＭＩＳＣ１１０のそ
れぞれに移される。ＭＩＳＣ１１０は、それ自身の搭載
クロックを利用して、それぞれのＤＲＡＭのリフレッシ
ュ・サイクルを制御する。したがって、ＤＲＡＭはスタ
ンバイ・モードでは完全に隔離され、すべてのデータ処
理作業は中止される。

【００４５】ＭＩＳＣ１１０の各々は、スタンバイ対Ｄ
ＣＡシンクロナイザ回路１２４を包含し、これはライン
１２０上のスタンバイ・モード・イネーブル信号のため
の入力部を有する。このスタンバイ対ＤＣＡシンクロナ
イザ回路１２４は、スタンバイ・モード・イネーブル信
号のレベルを検知し、それぞれの搭載クロックと同期し
ている出力ライン１３４に同じレベルの同期スタンバイ
・モード・イネーブル信号を伝える。ここで、ＤＣＡ１
１２およびＭＩＳＣ１１０が異なった搭載クロックを使
用する場合、ＤＣＡ１１２の入力部に別のレベルの同期
化が必要であることに注意されたい。

【００４６】スタンバイ対ＤＣＡシンクロナイザ回路１
２４も出力ライン１３６に相補的な同期スタンバイ・モ
ード・イネーブル信号を有する。スタンバイ対ＤＣＡシ
ンクロナイザ回路１２４の簡単な構成が図５に示してあ
る。これは第１Ｄタイプ・フリップフロップ１４８と第
２Ｄタイプ・フリップフロップ１５０とを包含する。

【００４７】第１フリップフロップ１４８のＤ入力部は
ライン１２０上のスタンバイ・モード・イネーブル信号
を受け取る。第１フリップフロップ１４８の非反転Ｑ出
力部はライン１５１上の第２フリップフロップ１５０の
Ｄ入力部に接続している。同期スタンバイ・モード・イ
ネーブル信号は第２フリップフロップ１５０の非反転Ｑ
出力部からライン１３４へ送られる。相補的同期スタン
バイ・モード・イネーブル信号は第２フリップフロップ
１５０の反転Ｑ出力部からライン１３６へ送られる。

【００４８】第１フリップフロップ１４８および第２フ
リップフロップ１５０のクロック入力部はライン１４７
上の搭載クロック信号を受け取る。第１フリップフロッ
プ１４８および第２フリップフロップ１５０のセット入
力部はライン１４９上のバッテリ・バックアップ肯定信
号を受け取る。この信号は、撤回時、すなわち、低レベ
ル状態では、表明された同期スタンバイ・モード・イネ
ーブル信号を発生することをシンクロナイザ回路１２４
に強制する。ライン１４９上のバッテリ・バックアップ
肯定信号が表明されることになったとき、フリップフロ
ップ１４８、１５０についての強制セットが除去され、
シンクロナイザ回路１２４が普通に作動するのが許され
る。これは、実際に、シンクロナイザ回路１２４を初期
化し、データ処理装置２がパワーアップするにつれて同
期スタンバイ・モード・イネーブル信号を発生させる。

【００４９】ＭＩＳＣ１１０の各々はスタンバイ・ビジ
ー論理回路１２６も包含し、これはライン１３６上の相
補的同期スタンバイ・モード・イネーブル信号のための
入力部とライン１４０上のＤＣＡスタンバイ・モード・
イネーブル信号のための入力部とを有する。このスタン
バイ・ビジー論理回路１２６は、ライン１３６上の相補
的同期スタンバイ・モード・イネーブル信号ならびにラ
イン１４０上のＤＣＡスタンバイ・モード・イネーブル
信号のレベルを検知し、出力ライン１３８にスタンバイ
・モード・ビジー信号を発生する。ライン１３８上のス
タンバイ・モード・ビジー信号のレベルは、メモリ・ア
レイ８の対応するメモリ・モジュールが、スタンバイ・
モードＤＲＡＭコントローラがＤＲＡＭをリフレッシュ
中であるためにステップ・モードに入る準備ができてな
いか、あるいは、ステップ・モードに入る準備が整って
いることをＤＣＡ１１２に示す。

【００５０】スタンバイ・ビジー論理回路１２６の簡単
な構成が図６に示してある。スタンバイ・シーケンサ状
態機械１５２が、ライン１３６上の相補的同期スタンバ
イ・モード・イネーブル信号、ライン１４０上のＤＣＡ
スタンバイ・モード・イネーブル信号、ライン１４９上
のバッテリ・バックアップ肯定信号、ライン１５３上の
スタート・スタンバイ・モード信号およびライン１５５
上のＤＲＡＭリフレッシュ・リクエスト肯定信号の諸レ
ベルを検知する。

【００５１】状態機械１５２は、出力ライン１５７を通
してクリヤ・リフレッシュ信号を表明する。このクリヤ
・リフレッシュ信号は、リフレッシュ・サイクルが完了
したことを示すように表明される。状態機械１５２は、
また、ライン１６１を通してスタンバイ・セレクト信号
も表明し、スタンバイ回路が使用中であることを示す。ここで、この信号の表明レベルが低レベルであることに
注意されたい。

【００５２】スタンバイ・ビジー論理回路１２６は、Ｄ
タイプ・フリップフロップ１５４と第１ＡＮＤゲート１
５６も包含している。ライン１４９を通してバッテリ・
バックアップ肯定信号が高レベルで表明されているとき
にはいつでも論理高信号がフリップフロップ１５４のＤ
入力部に送られる。ライン１５７上のクリヤ・リフレッ
シュ信号は、それが表明されたときにはいつでも、クリ
ヤ・フリップフロップ１５４のリセット入力部に送られ
てフリップフロップ１５４をリセットする。

【００５３】第１ＡＮＤゲート１５６の出力は、ライン
１５９を通してフリップフロップ１５４のクロック入力
部に送られる。第１ＡＮＤゲート１５６の一方の入力部
はライン１３６を通して相補的同期スタンバイ・モード
・イネーブル信号を受け取り、他方の入力部はライン１
４０を通してＤＣＡスタンバイ・モード・イネーブル信
号を受け取る。したがって、第１ＡＮＤゲート１５６の
出力は、相補的同期スタンバイ・モード・イネーブル信
号およびＤＣＡスタンバイ・モード・イネーブル信号の
両方が表明されているときにはいつでも、表明される。

【００５４】スタンバイ・ビジー論理回路１２６は、ま
た、第２のＡＮＤゲート１５８も包含する。この第２Ａ
ＮＤゲート１５８の一方の入力部はライン１６１を通し
てスタンバイ・セレクト信号を受け取る。第２ＡＮＤゲ
ート１５８の他方の入力部はライン１５３を通してスタ
ート・スタンバイ信号を受け取る。第２ＡＮＤゲート１
５８の出力はライン１３８上のスタンバイ・モード・ビ
ジー信号である。

【００５５】上述の好ましい実施例では、データ処理装
置２は、ライン１４９上のバッテリ・バックアップ肯定
信号が最初に高レベルで表明されることになるようにパ
ワーアップする。これはフリップフロップ１５４のＤ入
力部を高レベルにする。おそかれはやかれ、次に起こる
ことは、相補的同期スタンバイ・モード・イネーブル信
号が高レベル表明されることである。これに続いて、ラ
イン１４０を通してＤＣＡスタンバイ・モード・イネー
ブル信号が高レベル表明される。このとき、ライン１５
９上のＡＮＤゲート１５６の出力が低レベルから高レベ
ルへ移行する。フリップフロップ１５４のエッジ感知ク
ロック入力部に与えられたとき、このエッジはＤ入力部
の高状態によりフリップフロップ１５４をセットさせる
。ここで、ライン１５７を通してフリップフロップ１５
４に送られたクリヤ・リフレッシュ信号が、リフレッシ
ュがまだ起きていなかったために、撤回されることに注
意されたい。

【００５６】フリップフロップ１５４をセットする作用
は、ライン１５３上のスタート・スタンバイ信号を低レ
ベルで表明させることになる。これは、順次、ＡＮＤゲ
ート１５８の出力を低レベルに変え、したがって、ライ
ン１３８上のスタンバイ・モード・ビジー信号が低レベ
ルとなり、これがその表明された状態である。

【００５７】スタンバイ・モード・ビジー信号の表明は
スタンバイ・ビジー論理回路１２６とＤＣＡ１１２の間
のハンドシェーク・ループを完成する。それは、これら
両回路がスタンバイ・モードを認識したことを意味する
。

【００５８】ライン１５３を通してのスタート・スタン
バイ信号の表明は、状態機械１５２にも感知される。状
態機械１５２は、ライン１５５を通してＤＲＡＭリフレ
ッシュ・リクエスト肯定信号を受け取ると、その最初の
ＤＲＡＭリフレッシュ・サイクルを開始する。ＤＲＡＭ
さいくるに入ると、ライン１６１上のスタンバイ・セレ
クト信号が低レベルで表明されることになる。ここで、
低レベル表明のスタンバイ・セレクト信号のＡＮＤゲー
ト１５８の入力部への付与がそれの出力を変えないこと
に注意されたい。これは、この出力が他方の入力部を通
してのライン１５３でのスタート・スタンバイ信号の低
レベル表明により既に低レベルにあるからである。

【００５９】ＤＲＡＭリフレッシュ・サイクルが完了し
たとき、状態機械１５２はライン１５７を通してクリヤ
・リフレッシュ信号を表明する。フリップフロップ１５
４のクリヤ入力部での低レベル表明はフリップフロップ
１５４の出力をトグル作用させ、したがって、ライン１
５３上のスタート・スタンバイ信号が高レベル撤回され
ることになる。ここで、スタート・スタンバイ信号の撤
回がＡＮＤゲート１５８の出力をその低レベルから変え
ることがないということに注意されたい。これは、他方
の入力、すなわち、ライン１６１上のスタンバイ・セレ
クト信号がその出力を低レベルに保持しているからであ
る。したがって、ライン１３８上のスタンバイ・モード
・ビジー信号は低レベル表明されたままとなる。

【００６０】おそかれはやかれ、データ処理装置２はス
タンバイ・モードからステップ・モードへ移行すること
になる。そのとき、ライン１３６上の相補的同期スタン
バイ・モード・イネーブル信号が撤回され、その後ある
程度の時間が経ってから、ライン１４０上のＤＣＡスタ
ンバイ・モード・イネーブル信号の撤回が行われる。

【００６１】これが起きると、次のＤＲＡＭリフレッシ
ュ・サイクルのすぐ後に、状態機械１５２がライン１６
１上のスタンバイ・セレクト信号を撤回する。これは、
順次に、ＡＮＤゲート１５８の出力を高レベルとし、し
たがって、ライン１３８上のスタンバイ・モード・ビジ
ー信号が撤回される。このとき、ＤＣＡ１１２とスタン
バイ・ビジー論理回路１２６の間でハンドシェーク・ル
ープが完成し、これらが共にステップ・モードを認識す
る。

【００６２】あるときには、データ処理装置２はステッ
プ・モードからスタンバイ・モードへの移行を決定する
ことになる。上述したような初期事象シーケンスが再び
生じ、ＡＮＤゲート１５６への２つの入力信号が高レベ
ルで表明され、フリップフロップ１５４をセットさせる
ことになる。

【００６３】ＭＩＳＣ１１０の各々はステップ制御ＯＫ
論理回路１２８も包含する。これは、ステップ・モード
制御ＯＫ信号用の入力部と、ライン１４２上のＤＣＡス
テップ制御肯定信号用の入力部とを有する。ＭＩＳＣ１
１０の１つはそのステップ・モード制御ＯＫ信号入力を
ライン１４２を通して対応するＤＣＡステップ制御肯定
信号から受け取る。他のＭＩＳＣ１１０は、ライン１４
４を通してステップ・モード制御ＯＫ信号入力を受け取
る。この入力は、ライン１４２上の対応するＤＣＡステ
ップ制御肯定信号からでなくて、別のＭＩＳＣ１１０か
らである。その理由は以下の通りである。

【００６４】ＭＩＳＣ１１０の各々のための回路１２８
は、「デイジーチェイン」配置で相互に接続してある。これを行う理由は、メモリ・アレイ８のメモリ・モジュ
ールのすべてが正しい出力レベルについて一致するまで
、ライン１２２上のステップ・モード肯定信号が表明も
されなければ撤回もされないようにすることにある。図４でわかるように、デイジーチェインは左のＭＩＳＣ
１１０で始まり、右のＭＩＳＣ１１０で終わる。

【００６５】デイジーチェインのスタートでは、ＭＩＳ
Ｃ１１０はどれもが入力を得ていないため、デイジーチ
ェインの次のＭＩＳＣ１１０への出力となるべきものを
決定する時点までそれ自身の状況だけを観察する。これ
を行うには、その出力信号、すなわち、ライン１４４上
のステップ・モード制御ＯＫ信号のレベルを決定するた
めの判定基準としてライン１４２上のＤＣＡステップ制
御肯定信号のレベルを用いる。

【００６６】デイジーチェインの始まりと終わりの間に
あるＭＩＳＣ１１０は、デイジーチェインの先行ＭＩＳ
Ｃ１１０からの、ライン１４２上の対応するＤＣＡステ
ップ制御肯定信号およびライン１４４上のステップ・モ
ード制御ＯＫ信号を検査することによってライン１４４
上のステップ・モード制御ＯＫ信号のレベルを決定する
。

【００６７】デイジーチェインの最後のＭＩＳＣ１１０
は、先の段階と同様に信号を検査するが、他のＭＩＳＣ
１１０と異なり、その出力はコンソール４に戻る、ライ
ン１２２上のステップ・モード肯定信号となる。要約す
れば、コンソール４に行くライン１２２上のステップ・
モード肯定信号は、メモリ・アレイ８のすべてのモジュ
ールがステップ・モードとなるまで表明されず、また、
メモリ・アレイ８のすべてのモジュールがステップ・モ
ードから出るまで撤回されない。

【００６８】ステップ制御ＯＫ論理回路１２８の簡単な
構成が図７に示してある。対応するＤＣＡ１１２からの
、ライン１４２のうちの１つのライン上のＤＣＡステッ
プ・モード肯定信号は、第１ＡＮＤゲート１６０の第１
入力部と第２ＡＮＤゲート１６２の第１反転入力部とに
送られる。デイジーチェインの回路１２８のうちの先行
したものから、あるいは、ＤＣＡステップ・モード肯定
信号からの、ライン１４４のうちの１つのライン上のス
テップ・モード制御ＯＫ信号は、デイジーチェインにお
ける位置に応じて、第１ＡＮＤゲート１６０の第２入力
部および第２ＡＮＤゲート１６２の第２反転入力部に送
られる。

【００６９】デイジーチェインの第１回路１２８は、対
応するＤＣＡ１１２のための、ライン１４２のうちの１
つのライン上のＤＣＡステップ・モード肯定信号を有し
、これは第１ＡＮＤゲート１６０の両入力部と第２ＡＮ
Ｄゲート１６２の両反転入力部に送られる。第１ＡＮＤ
ゲート１６０の出力は出力ライン１６６を通してＲ−Ｓ
（リセット−セット）たいぷのフリップフロップ１６４
のＳ（セット）入力部に送られる。第２ＡＮＤゲート１
６２の出力はライン１６８を通してＲ−Ｓフリップフロ
ップ１６４のＲ（リセット）入力部に送られる。

【００７０】回路１２８に対応するメモリ・モジュール
のための搭載クロック信号はライン１７０を通してＲ−
Ｓフリップフロップ１６４のクロック入力部に送られる
。Ｒ−Ｓフリップフロップ１６４のＱ（非反転）入力は
、デイジーチェインにおける位置に依存して、ライン１
４４上のステップ・モード制御ＯＫ信号か、あるいは、
ライン１２２上のステップ・モード肯定信号となる。

【００７１】その結果、デイジーチェインの最初の回路
１２８に送られたＤＣＡステップ・モード肯定信号が、
ＤＣＡ１１２の対応するものからライン１４２、１４４
上で高レベル表明されたとき、第１ＡＮＤゲート１６０
がその出力をライン１６６で表明してメモリ・モジュー
ル・クロックからの次のパルスについてＲ−Ｓフリップ
フロップ１６４をセットする。これは、Ｒ−Ｓフリップ
フロップ１６４のＱ出力部からのステップ・モード制御
ＯＫ信号を、デイジーチェインの次の回路１２８につな
がるライン１４４上で表明させる。

【００７２】しかしながら、第１回路１２８へのＤＣＡ
ステップ・モード肯定信号が撤回されたならば、第２Ａ
ＮＤゲート１６２がその出力をライン１６８を通して表
明し、次のメモリ・モジュール・クロック・パルスにつ
いてＲ−Ｓフリップフロップ１６４をリセットする。こ
れは、Ｒ−Ｓフリップフロップ１６４のＱ出力部からの
ステップ・モード制御ＯＫ信号を、デイジーチェインの
次の回路１２８につながるライン１４４を通して撤回す
る。

【００７３】同じ信号が第１ＡＮＤゲート１６０および
第２ＡＮＤゲート１６２両方の入力部に現れるため、フ
リップフロップ１６４に対するレース状態についての潜
在性は存在する。この状態は、この分野で周知の方法を
利用して、クロック・パルスがフリップフロップ１６４
に到達したときにのみ入力信号を変え得るようにするこ
とによって軽減される。

【００７４】同様にして、デイジーチェインにある回路
１２８の残りのもののうちのそれぞれは、ＤＣＡ１１２
のそれぞれからのライン１４２上のＤＣＡステップ・モ
ード肯定信号とデイジーチェインの先行回路１２８から
のライン１４４のうちの１つのライン上のステップ・モ
ード制御ＯＫ信号の両方が表明されているとき、それぞ
れのフリップフロップ１６４のＱ出力を表明する。

【００７５】同様にして、デイジーチェイン内の残りの
回路１２８のそれぞれは、ＤＣＡ１１２のそれぞれから
のライン１４２上のＤＣＡステップ・モード肯定信号と
デイジーチェインの先行回路１２８からのライン１４４
のうちの１つのライン上のステップ・モード制御ＯＫ信
号の両方が撤回されているときは、それぞれのフリップ
フロップ１６４のＱ出力を撤回する。

【００７６】デイジーチェイン内の最終回路１２８に対
するＲ−Ｓフリップフロップ１６４の出力はライン１２
２上のステップ・モード肯定信号である。これは、各回
路１２８に対応するＤＣＡ１１２の１つからのＤＣＡス
テップ・モード肯定信号が表明され、かつ、デイジーチ
ェイン内の回路１２８のうちの各先行したものからのス
テップ・モード制御ＯＫ信号が表明されたときにのみ表
明される。

【００７７】同様にして、デイジーチェイン内の最終回
路１２８に対するＲ−Ｓフリップフロップ１６４の出力
、すなわち、ライン１２２上のステップ・モード肯定信
号は、各回路１２８に対応するＤＣＡ１１２の１つから
のＤＣＡステップ・モード肯定信号が撤回され、かつ、
デイジーチェイン内の回路１２８のうちの各先行したも
のからのステップ・モード制御ＯＫ信号が撤回されたと
きにのみ撤回される。

【００７８】各ＤＣＡ１１２のためのステップ制御ビジ
ー論理回路１３０の各々は、図４に示すように、４つの
入力部を有する。第１の入力部は、ライン１１４のなか
の１つのラインを通してシステム初期化信号を受け取る
。第２入力部は、ライン１１６を通してステップ・モー
ド・イネーブル信号を受け取る。第３入力部は、ライン
１３４のうちの１つのラインを通して同期スタンバイ・
モード・イネーブル信号を受け取る。第４入力部は、ラ
イン１３８のうちの１つを通してスタンバイ・モード・
ビジー信号を受け取る。

【００７９】回路１３０は、各々、２つの出力信号を有
する。第１出力信号は、ライン１４０のうちの１つのラ
イン上のＤＣＡスタンバイ・モード・イネーブル信号で
ある。これは、上述したように、回路１２６の対応した
ものに受け取られる。第２出力信号は、上述したように
回路１２８によって受け取られる、ライン１４２のうち
の１つのライン上のＤＣＡステップ・モード肯定信号で
ある。

【００８０】ステップ・サイクル・ビジー論理回路１３
２は、各々、２つの入力部を有する。一方の入力部は、
ライン１１６を通してステップ・モード・イネーブル信
号を受け取る。他方の入力部は、上述したように、回路
１２６のうちの対応したものからライン１３８を通して
スタンバイ・モード・ビジー信号を受け取る。回路１３
２は、各々、ライン１１８を通してステップ・モード・
ビジー信号を与える出力部を有する。

【００８１】通常モードからステップ・モードを開始す
るには、ライン１１６を通してステップ・モード・イネ
ーブル信号がメモリ・コントローラ６によって表明され
る。ＤＣＡ１１２の各々は、ステップ・モードに入る準
備のために対応するＤＲＡＭコントローラを始動する。上述したように、また、以下に詳しく説明するように、
各ＤＣＡ１１２のステップ・サイクル・ビジー論理回路
１３２はライン１１８を通して対応するステップ・モー
ド・ビジー信号を表明する。これは、メモリ・アレイ８
の特定のメモリ・モジュールがまだステップ・モード動
作を受け入れることができないことをメモリ・コントロ
ーラ６に知らせる。メモリ・アレイ８は、上述したよう
にライン１２２を通してステップ・モード肯定信号が表
明されたときに、ステップ・モードに切り替えられる。アレイ８は、ライン１２２を通してステップ・モード肯
定信号が表明されたときに、ステップ・モードに切り替
わる。

【００８２】先に説明したように、スタンバイ・モード
は、パワーアップ／ダウン、走査作業の一部として開始
する。パワーアップ後、メモリ・アレイ８がステップ・
モードに切り替えられた後にのみスタンバイ・モードに
入ることができる。メモリ・アレイ８がステップ・モー
ドにあるとき、コンソール４は、ライン１２０を通して
スタンバイ・モード・イネーブル信号を表明することに
よってスタンバイ・モードをリクエストする。

【００８３】各ＭＩＳＣ１１０の回路１２４が、次に、
ライン１３４のうちの１つを通して同期スタンバイ・モ
ード・イネーブル信号を表明し、それを対応したＤＣＡ
１１２に送る。ＤＣＡ１１２の回路１３０が、次に、ラ
イン１４０の１つを通してＤＣＡスタンバイ・イネーブ
ル信号を表明する。これら２つの信号の表明により、各
ＭＩＳＣ１１０の回路１２６がライン１３８の１つを通
してスタンバイ・モード・ビジー信号を表明し、メモリ
・アレイ８にスタンバイ・モードへの移行の準備を行わ
せる。

【００８４】メモリ・アレイ８は、進行中の任意のかの
ＤＲＡＭサイクルが完了した後にのみスタンバイ・モー
ドに切り替わる。次に、各ＤＣＡ１１２のステップ制御
ビジー回路１３０によってライン１４２のうちの１つの
ライン上のＤＣＡステップ・モード肯定信号が撤回され
、ライン１１８上のステップ・モード・ビジー信号が各
ＤＣＡ１１２のステップ・サイクル・ビジー回路１３２
によって表明される。

【００８５】走査動作中あるいはシステム・パワーロス
中、メモリ・モジュール・アレイ８はスタンバイ・モー
ドに置かれる。スタンバイ作業はＤＲＡＭにリフレッシ
ュを実施し続けて、メモリ・モジュール・アレイ８の内
容が確実に犠牲にならないようする。パワーが復帰した
とき、メモリ・アレイ８は、コンソール４による初期化
の後までスタンバイ・モードに留まる。

【００８６】メモリ・アレイ８がスタンバイ・モードか
らステップ・モードへ切り替わるために、メモリ・コン
トローラ６はライン１１６を通してステップ・モード・
イネーブル信号を表明し続け、コンソール４はライン１
２０を通してスタンバイ・モード・イネーブル信号を撤
回する。各ＭＩＳＣ１１０の回路１２４が、次に、ライ
ン１３４のうちの１つを通して同期スタンバイ・モード
・イネーブル信号を撤回する。

【００８７】各ＤＣＡ１１２の回路１３０は、次に、ラ
イン１４０のうちの１つを通してＤＣＡスタンバイ・モ
ード・イネーブル信号を撤回してスタンバイ動作の終了
をリクエストする。スタンバイ・モードＤＲＡＭ制御が
現行のリフレッシュ・サイクルで完了するとすぐに、ス
タンバイ・モード・ビジー信号が各ＭＩＳＣ１１０の回
路１２６によって撤回され、アレイ８がステップ・モー
ドに切り替わる準備を整えたことを表示する。

【００８８】各ＤＣＡ１１２の回路１３０は、次に、Ｄ
ＣＡステップ・モード肯定信号を表明する。このステッ
プ・モード肯定信号は、各ＤＣＡの回路１２８の入力部
が表明された信号を受け取ったときに、ライン１２２を
通して表明され、メモリ・アレイ８がステップ・モード
に切り替わっていることを表示する。

【００８９】メモリ・アレイ８をステップ・モードから
通常モードへ切り替えるためには、メモリ・コントロー
ラ６がライン１１６上のステップ・モード・イネーブル
信号を撤回する。メモリ・アレイ８のＤＣＡ１１２は、
進行中の任意のメモリ・サイクルが完了した後にのみス
テップ・モードから撤退することになる。さもなければ
、これらＤＣＡはライン１１８を通してステップ・モー
ド・ビジー信号を表明し続けることになる。

【００９０】現行のメモリ・サイクルが完了した後、ラ
イン１１８上のステップ・モード・ビジー信号がＤＣＡ
１１２によって撤回される。ＤＣＡ１１２は、ＤＣＡス
テップ・モード肯定信号も撤回し、ＭＩＳＣ１１０は、
メモリ・アレイ８が通常モードに切り替わったときにラ
イン１２２上のステップ・モード肯定信号を撤回する。

【００９１】ステップ制御ＯＫ・ステップ制御ビジー論
理回路１３０の簡単な構造が図８に示してある。ＭＩＳ
Ｃ１１０のうちの対応したものからの同期スタンバイ・
モード・イネーブル信号は、ライン１３４を通して第１
Ｄタイプ・フリップフロップ１７６のＤ（データ）入力
部に送られる。第１Ｄタイプ・フリップフロップは、ラ
イン１１４から反転セット入力部にシステム初期化信号
を受け取り、そのリセット入力部でライン１７８を経て
論理０を受け取り、ライン１８０を経て搭載クロック入
力部に対応するメモリ・モジュールのためのクロック信
号を受け取る。

【００９２】第１Ｄタイプ・フリップフロップ１７６の
反転出力は、ライン１８４を経て第２Ｄタイプ・フリッ
プフロップ１８のリセット入力部に送られる。第２Ｄタ
イプ・フリップフロップ１８６のＤ入力部にはライン１
８２を経て論理１が送られる。ステップ・モード切り替
え用シーケンサ状態機械１８８が、ライン１９０を経て
、第２Ｄタイプ・フリップフロップ１８６のクロック入
力部のためのシーケンサ・スタンバイ・イネーブル信号
を与える。

【００９３】ライン１８７上の同期スタンバイ・モード
・イネーブル信号はインバータ１８５に送られる。この
インバータ１８５の出力はライン１８７を経てＡＮＤゲ
ート１９２の第１反転入力部に送られる。ライン１１４
上のシステム初期化イネーブル信号がＡＮＤゲート１９
２の第２反転入力部に送られる。ＡＮＤゲート１９２の
出力はライン１９４を経て第２Ｄタイプ・フリップフロ
ップ１８６のセット入力部に送られる。第２Ｄタイプ・
フリップフロップ１８６の非反転出力はライン１４０上
のＤＣＡスタンバイ・モード・イネーブル信号である。第２Ｄタイプ・フリップフロップ１８６の反転出力はラ
イン１４２上のＤＣＡステップ・モード肯定信号である
。

【００９４】データ処理装置２がパワーオンされてすぐ
に、同期スタンバイ・モード・イネーブル信号が高レベ
ルで表明されることになる。これは回路１３０に２つの
効果を与える。まず、搭載クロックがフリップフロップ
１７６をストローブすると、フリップフロップ１７６の
反転出力部のライン１８４が低レベルとなり、フリップ
フロップ１８６をリセットさせない。次に、ライン１８
７を経てインバータ１８５によって供給されたこの信号
の反転バージョンはＡＮＤゲート１９２の第１反転入力
部に置かれる。或る時間後に、コンソール４がライン１
１４を通してシステム初期化信号を表明すると、すなわ
ち、低レベル表明がなされると、ＡＮＤゲート１９２の
出力が低から高へ移行し、これはフリップフロップ１８
６をセットさせ、したがって、ライン１４０上のＤＣＡ
スタンバイ・モード・イネーブル信号表明され、ライン
１４２上のＤＣＡステップ・モード肯定信号が撤回され
る。

【００９５】短時間後、コンソール４がライン１１４上
のシステム初期化信号を撤回し、これは、順次に、フリ
ップフロップ１８６上のそれらを除去する。コンソール
４がステップ・モードからスタンバイ・モードへ切り替
わる決定をすると、それはＭＩＳＣ１１０回路を経て間
接的に同期スタンバイ・モード・イネーブル信号ライン
１３４を撤回する。

【００９６】次の搭載クロックの発生で、フリップフロ
ップ１７６はトグル作動し、反転出力ライン１８４が高
レベルとなり、フリップフロップ１８６となる。これは
、ライン１４０上のＤＣＡスタンバイ・モード・イネー
ブル信号を撤回させ、ライン１４２上のＤＣＡステップ
・モード肯定信号を表明させる。

【００９７】これは、それぞれのＭＩＳＣ１１０とＤＣ
Ａ１１２との間でハンドシェーク・ループを完成してス
テップ・モードを肯定する。コンソール４がステップ・
モードからスタンバイ・モードへの移行を決定すると、
それはそれぞれのＭＩＳＣ１１０を経、その同期化回路
１２４を介してライン１３４上に同期スタンバイ・モー
ド・イネーブル信号を間接的に表明する。

【００９８】次の搭載クロック信号が発生すると、フリ
ップフロップ１７６が再びトグル動作し、ライン１８４
上の反転出力が低レベルとなり、フリップフロップ１８
６からリセットを除く。ＤＲＡＭへのすべてのステップ
・モード作業が完了したとき、ステップ・モード切り替
え用シーケンサ状態機械１８８がライン１９０を経てフ
リップフロップ１８６のクロック入力部にシーケンサ・
スタンバイ・イネーブル信号を表明する。これは、ライ
ン１８２を経て、Ｄ入力部上に存在する倫理高レベルに
よりフリップフロップ１８６をセットさせる。

【００９９】順次に、これはライン１４０上のＤＣＡス
タンバイ・モード・イネーブル信号を表明させ、ライン
１４２上のＤＣＡステップ・モード肯定信号を撤回させ
る。これはそれぞれのＭＩＳＣ１１０とＤＣＡ１１２の
間のハンドシェーク・ループを完成してスタンバイ・モ
ードを肯定する。

【０１００】ステップ・サイクル・ビジー論理回路１３
２の簡単な構成が図９に示してある。ステップ・モード
切り替え用シーケンサ状態機械１８８はクリヤ・ステッ
プ・モード指令信号をライン１９２を経てステップ・モ
ード指令バッファ１９４のクリヤ入力部に与える。ステ
ップ・モード指令バッファ１９４の出力はライン１９８
を経てＡＮＤゲート１９６の第１入力部に送られる。

【０１０１】ＤＣＡ１１２のそれぞれからのライン１４
２上のＤＣＡステップ・モード肯定信号はＡＮＤゲート
１９６の第２入力部に送られる。ライン１４２上のＤＣ
Ａステップ・モード肯定信号は、ＯＲゲート２００の第
２入力部にも送られる。ＯＲゲート２００の出力はステ
ップ・モード指令バッファ１９４のホールド入力部に送
られる。

【０１０２】ＡＮＤゲート１９６の出力はライン２０４
を経て４入力ＯＲゲート２０２の第１入力部に送られる
。それぞれのＭＩＳＣ１１０からのライン１３４上の同
期スタンバイ・モード・イネーブル信号は４入力ＯＲゲ
ート２０２の第２入力部に送られる。それぞれの回路１
３０からのライン１４０上のＤＣＡスタンバイ・モード
・イネーブル信号は４入力ＯＲゲート２０２の第３入力
部に送られる。

【０１０３】ライン２０６上のステップ・モード切り替
え用シーケンサ状態機械１８８からのシーケンサ・ステ
ップ・モード対通常モード切り替え信号は４入力ＯＲゲ
ート２０２の第４入力部に送られる。４入力ＯＲゲート
２０２の出力はそれぞれのＤＣＡ１１２のためのライン
１１８上のステップ・モード・ビジー信号である。

【０１０４】上述したように、ライン１１８上のステッ
プ・モード・ビジー信号を表明させる多数の例がある。これは、メモり・アレイ８のそれぞれのモジュールがス
タンバイ・モードにあるときにはいつでも起きる。これ
は、ライン１４０上のＤＣＡスタンバイ・モード・イネ
ーブル信号あるいはライン１３４上の同期スタンバイ・
モード・イネーブル信号のいずれかの高レベル表明が４
入力ＯＲゲート２０２の出力を高レベルにし、これがラ
イン１１８上のステップ・モード・ビジー信号となるこ
とを観察することによって図９でわかる。

【０１０５】ステップ・モード・ビジー信号を表明でき
る別の方法は、メモリ・アレイ８のメモリ・モジュール
がステップ・モードから通常モードへ、あるいは、通常
モードからステップ・モードへ移行するときにある。再
び図９を参照して、ステップ・モード切り替え用シーケ
ンサ状態機械１８８のライン２０６上の出力は、これら
２つのケースが生じたときにはいつでも表明される。ラ
イン２０６上の信号の高レベル表明は、再び、４入力Ｏ
Ｒゲート２０２の出力を高レベルとし、次いで、ライン
１１８上のステップ・モード・ビジー信号を高レベルと
する。

【０１０６】ステップ・モード・ビジー信号が表明され
る他の例は、ステップ・モードＤＲＡＭコントローラが
ステップ・モード動作を行っているときか、あるいは、
メモリ・コントローラ６からのステップ・モード指令を
受け入れることができないときかのいずれかである。再
び図９を参照して、ステップ・モード切り替え用状態機
械１８８はクリヤ・ステップ・モード指令信号の表明を
スタンバイ・モードからステップ・モードへの移行を肯
定する直前に生じさせる。この作用は、ステップ・モー
ド指令バッファ１９４をクリヤし、それがメモリ・コン
トローラ６からステップ・モード動作指令を受け取れる
ようにする。

【０１０７】ステップ・モード動作指令が受け取られた
とき、ステップ・モード指令バッファ１９４はライン１
９８を通して信号を高レベル表明する。この信号はＯＲ
ゲート２００の１つの入力部に送られ、このＯＲゲート
の出力は高レベルとなり、ステップ・モード指令バッフ
ァ１９４の内容を保持し、それによって、他の指令を受
け入れるのを禁じる。信号１９８の表明はＡＮＤゲート
１９６の１入力部へも加えられる。ＡＮＤゲート１９６
の他方の入力部は、メモリ・アレイ８が上述したように
ステップ・モードにあることをコンソール４に知らせる
ステップ・モード肯定信号の表明前に高レベル表明され
たＤＣＡステップ・モード肯定信号である。

【０１０８】したがって、ＡＮＤゲート１９６へのこの
入力は、任意のステップ・モード動作指令がモジュール
に送られる前に表明される。ここでもまた、ＤＣＡステ
ップ・モード肯定信号が低レベルであるときに、すなわ
ち、撤回されたときに、ＯＲゲート２００の反転入力が
出力を高レベルとし、それによって、指令バッファ１９
４の内容を保持することに注意されたい。したがって、
それぞれのモジュールがステップ・モードにないときは
いつでも、ステップ・モード指令バッファ１９４はメモ
リ・コントローラ６に対して閉ざされる。ＡＮＤゲート
１９６の入力が共に高レベルであるため、ライン２０４
の出力は高レベルとなり、４入力ＯＲゲート２０２の出
力も高レベルとし、次いで、ライン１１８のステップ・
モード・ビジー信号を高レベルとする。

【０１０９】図２は、図１に示すコンソール４、メモリ
・コントロール６およびデータ処理装置２のメモリ・モ
ジュール・アレイ８間の上述した６つの特殊なハンドシ
ェーク信号の、通常モードを始まりで示す、パワーダウ
ン／パワーアップ・シーケンスを含む通常モード、ステ
ップ・モード、スタンバイ・モード間の処理装置状態の
１完全サイクル中の信号レベルを表わすタイミング図で
ある。これらのハンドシェーク信号は、コンソール４、
メモリ・コントロール６およびメモリ・アレイ８間の正
しいシーケンス動作を与えるのに必要である。これは、
これらの構成要素がすべて異なったクロックで動作して
いる可能性があるからである。また、ここには、ＡＣ、
ＤＣぱわあ信号レベル、対応するシステム・クロック状
態ならびにパワーダウン／パワーアップ・シーケンス中
のメモリ・モジュール・アレイ・モードも示してある。

【０１１０】ライン２２は処理装置２のためのＡＣパワ
ー信号の信号レベルを表わしている。これは、パワーオ
ン状態を表わす高レベルからトランジション点２４によ
って表わされる通常モード中に第１時刻ｔ１でのパワー
ダウン状態を表わす低レベルへの撤回を行う。

【０１１１】ライン２５は、コンソール４からメモリ・
モジュール・アレイ８へ伝えられるシステム初期化信号
の信号レベルを表わす。通常モードではこれは撤回され
たままである。

【０１１２】ライン２６はコンソール４からメモリ・コ
ントローラ６へ伝えられるステップ・モード・リクエス
ト信号の信号レベルを表わす。コンソール４はこの信号
を時刻ｔ１でのＡＣパワー信号の撤回に応答して表明し
、メモリ・コントローラ６に注文を出し、ＤＲＡＭサイ
クルを完了した後、１つが進行中であるならば、メモリ
・モジュール・アレイ８をステップ・モードに切り替え
可能とする。この信号の表明は、第１時刻ｔ１の後のト
ランジション点で表わされる第２時刻ｔ２で生じる。

【０１１３】ライン３０は、メモリ・コントローラ６か
らメモリ・モジュール・アレイ８に伝えられるステップ
・モード・イネーブル信号の信号レベルを表わす。メモ
リ・コントローラ６はこの信号を、時刻ｔ２で生じるス
テップ・モード・リクエスト信号の表明に応答して表明
し、メモリ・コントローラ６が任意のＤＲＡＭサイクル
を完了した後、１つが進行中である場合に、メモリ・モ
ジュール・アレイ８をステップ・モードに切り替え可能
とする。この信号の表明は時刻ｔ２の後のトランジショ
ン点３２によって表わされる第３時刻ｔ３で生じる。

【０１１４】ライン３４は、メモリ・モジュール・アレ
イ８からメモリ・コントローラ６へ伝えられるステップ
・モード・ビジー信号の信号レベルを表わす。このアレ
イ８はこの信号を、第３時刻ｔ３で生じるステップ・モ
ード・イネーブル信号の表明に応答して表明し、ステッ
プ・モードに切り替わりつつあるが、まだステップ・モ
ード指令を受け取ることができないことをメモリ・コン
トローラ６に知らせる。この信号の表明は時刻ｔ３後の
トランジション点３６によって表わされる第４時刻ｔ４
で生じる。

【０１１５】ライン３８は、メモリ・モジュール・アレ
イ８からコンソール４へ伝えられるステップ・モード肯
定信号の信号レベルを表わす。メモリ・モジュール・ア
レイ８は、その全体がステップ・モードにあった後にこ
の信号を表明する。この信号の表明は、時刻ｔ４の後の
トランジション点４０で示される第５時刻ｔ５で生じる
。

【０１１６】時刻ｔ５の後、データ処理装置２はステッ
プ・モードにあり、システム・クロックは、自由に所望
に応じて、停止、シングルステップ、バーストを行うこ
とができる。ライン３４上のステップ・モード・ビジー
信号は、アレイ８が自由にステップ・モード指令を受け
取った後にメモリ・モジュール・アレイ８によって撤回
される。これは、時刻ｔ５の後のトランジション点によ
って表わされる第６時刻ｔ６に生じる。

【０１１７】ライン１４４は、コンソール４からメモリ
・モジュール・アレイ８へ送られるスタンバイ・モード
・イネーブル信号の信号レベルを表わしている。この信
号は、時刻ｔ６の後のトランジション点４６によって表
わされる第７時刻ｔ７で表明され、メモリ・モジュール
・アレイ８にスタンバイ・モードに切り替わる準備を整
えさせる。

【０１１８】メモリ・モジュール・アレイ８は、次に、
ライン３８上のステップ・モード肯定信号を撤回し、メ
モリ・モジュール・アレイ８がスタンバイ・モードに完
全に切り替わったことをコンソール４に知らせる。これ
は、時刻ｔ７の後のトランジション点４８によって表わ
される第８時刻ｔ８に生じる。時刻ｔ８では、また、メ
モリ・モジュール・アレイ８が、ライン３４上のトラン
ジション点４９で表わされるように、ステップ・モード
・ビジー信号を表明し、メモリ・モジュール・アレイ８
がもはやステップ・モード指令を受け入れることができ
ないことをメモリ・コントローラ６に知らせる。

【０１１９】ライン５０は、処理装置２のためのＤＣパ
ワー信号の信号レベルを表わしている。この信号は、パ
ワーオンを表わす高レベルからパワーオフを表わす低レ
ベルまで変化する。メモリ・モジュール・アレイ８は、
スタンバイ・モードに入った後、バッテリバックアップ
が利用できるので、パワーロスに対して免疫性を与える
。したがって、時刻ｔ８の後までＤＣパワーは維持され
てメモリ・モジュール・アレイ８をスタンバイ・モード
に保持し得る。したがって、メモリ・モジュール・アレ
イ８がスタンバイ・モードに切り替わったとき、時刻ｔ
８の後のトランジション点５２によって表わされる第９
時刻ｔ８では、システムＤＣパワーのみが除かれる。

【０１２０】時刻ｔ９の後、バッテリバックアップ・パ
ワーしか利用できない。バッテリバックアップ・パワー
は、システムＤＣパワーが復帰するまでスタンバイ・モ
ードでＤＲＡＭをリフレッシュ状態に維持するのにのみ
適する。

【０１２１】ＤＣパワー・レベル信号が低レベルの間、
ライン２５上のシステム初期化信号の信号レベル、ライ
ン２６上のステップ・モード・リクエスト信号、ライン
３０上のステップ・モード・イネーブル信号、ライン３
８上のステップ・モード肯定信号およびライン３４上の
ステップ・モード・ビジー信号は、すべて、レベル未定
義である。しかしながら、ライン４４上のスタンバイ・
モード・イネーブル信号は、コンソール４をして直接メ
モリ・モジュール・アレイ８をスタンバイ・モードに維
持させるように表明されたままである。

【０１２２】システム・パワーが復帰したとき、ＡＣパ
ワー・レベル信号は、時刻ｔ９の後のトランジション点
５４によって表わされる第１０時刻ｔ１０で高レベルか
ら低レベルへ変化する。システム・パワーの復帰は処理
装置２のＤＣパワーを復帰させる。ＤＣパワーの復帰は
、時刻ｔ１０の後のトランジション点５６によって表わ
される第１１時刻ｔ１１でＤＣパワー・レベル信号の高
レベルへの復帰によって示される。

【０１２３】ＤＣパワー・レベルが時刻ｔ１１で戻った
後、コンソール４はライン２５上のシステム初期化信号
を撤回し、ライン２６上のステップ・リクエスト信号を
表明する。スタンバイ・モード・イネーブル信号は表明
されたままである。次に、コンソール４は、時刻ｔ１１
の後のトランジション点５８によって表わされる第１２
時刻ｔ１２で始まる短いパルス期間にわたってシステム
初期化信号を表明する。

【０１２４】時刻ｔ１２でのライン２５上のシステム初
期化信号の表明後、メモリ・モジュール・アレイ８は、
まだ撤回されたていないならば、トランジション点６０
で表わされる第１３時刻ｔ１３にライン３８上のステッ
プ・モード肯定信号を撤回する。メモリ・モジュール・
アレイ８は、まだ撤回されていないならば、時刻ｔ１３
で、ライン３４上のトランジション点６１で表わされる
ように、ステップ・モード・ビジー信号も表明し、メモ
リ・モジュール・アレイ８がステップ・モード指令を受
け入れることができないことを示す。スタンバイ・モー
ド・イネーブル信号は、処理装置をスタンバイ・モード
に維持するように表明されたままでなければならない。

【０１２５】スタンバイ・モードからステップ・モード
へ転換するために、メモリ・コントローラ６は、コンソ
ール４がスタンバイ・モード・イネーブル信号を撤回す
る前にステップ・モード・イネーブル信号を表明しなけ
ればならない。これは、メモリ・モジュール・アレイ８
がスタンバイ・モードから通常モードへ直接移行するの
を防ぐために必要である。もしこうしなければ、或る環
境の下ではデータを失ったり、ＤＲＡＭに損傷を与えた
りする可能性がある。

【０１２６】ライン３０上のステップ・モード・イネー
ブル信号の表明は、時刻ｔ１３の後のトランジション点
６２によって表わされる第１４時刻ｔ１４であるいはそ
の前に発生するように示してある。ステップ・モード・
イネーブル信号の表明は、時刻ｔ１１と時刻ｔ１４の間
でメモリ・コントローラ６へのコンソール４による走査
動作に応答する。

【０１２７】次に、コンソール４は、時刻ｔ１４の後の
トランジション点６４によって表わされる第１５時刻ｔ
１５にライン４４上のスタンバイ・モード・イネーブル
信号を撤回し、メモリ・モジュール・アレイ８のメモリ
・モジュールをステップ・モードへ入らせる。次に、メ
モリ・モジュール・アレイ８はステップ・モードへ入り
、これをコンソール４に知らせるべくトランジション点
６６によって表わされる第１６時刻ｔ１６にライン３８
を通してステップ・モード肯定信号を表明する。時刻ｔ
１６に、また、メモリ・モジュール・アレイ８は、トラ
ンジション点６７によって表わされるステップ・モード
・ビジー信号を撤回し、メモリ・モジュール・アレイ８
がステップ・モード指令を受け取る準備を整えたことを
メモリ・コントローラ６に知らせる。

【０１２８】コンソール４は、次に、トランジション点
６８によって表わされる第１７時刻ｔ１７にライン２６
上のステップ・モード・リクエスト信号を撤回し、通常
モードの準備が整ったことをメモリ・コントローラ６に
知らせる。メモリ・コントローラ６は、時刻ｔ１７の後
のトランジション点７０によって表わされる第１８時刻
ｔ１８にライン３０上のステップ・モード・イネーブル
信号を撤回し、ステップ・モードを出たことをメモリ・
モジュール・アレイ８に知らせる。

【０１２９】メモリ・モジュール・アレイ８は、時刻ｔ
１８後のトランジション点７２によって表わされる第１
９時刻ｔ１９にライン３４上のステップ・モード・ビジ
ー信号を表明し、メモリ・モジュール・アレイ８がもは
やステップ・モード指令を受け入れることができないこ
とをメモリ・コントローラ６に知らせる。メモリ・モジ
ュール・アレイ８は、時刻ｔ１９後のトランジション点
７３によって表わされる第２０時刻ｔ２０にライン３８
上のステップ・モード肯定信号を撤回し、メモリ・モジ
ュール・アレイ８が今や通常モードにあることをコンソ
ール４に知らせる。次いで、メモリ・モジュール・アレ
イ８は、時刻ｔ２０後のトランジション点７４によって
表わされる第２１時刻ｔ２１にライン３４上のステップ
・モード・ビジー信号を撤回し、メモリ・モジュール・
アレイ８が通常モードＤＲＡＭ作業を受け入れる準備を
整えたことをメモリ・コントローラ６に知らせる。

【０１３０】図３は、図１に示すコンソール４、メモリ
・コントローラ６および処理装置２のメモリ・モジュー
ル・アレイ８の間の上述した特殊なハンドシェーク信号
のうちの５つの信号の、通常モードで始まる走査動作を
含む通常、ステップ、スタンバイの諸モード間の処理シ
ステム状態の１完全サイクル中の信号レベルを表わすタ
イミング図である。ここには、走査動作中の対応したシ
ステム・クロック状態およびいメモリ・モジュール・ア
レイ・モードも示してある。

【０１３１】ライン７６は、コンソール４からメモリ・
コントローラ６に送られるステップ・モード・リクエス
ト信号の信号レベルを示す。コンソール４は、この信号
を、トランジション点７８によって表わされる第１時刻
ｔ１に表明し、メモリ・コントローラ６に注文を出して
、メモリ・コントローラ６が任意のＤＲＡＭサイクルを
終了した後、何かが進行中であるならば、メモリ・モジ
ュール・アレイ８をステップ・モードに切り替え得るよ
うにする。

【０１３２】ライン８０は、メモリ・コントローラ６か
らメモリ・モジュール・アレイ８に送られるステップ・
モード・イネーブル信号の信号レベルを表わしている。メモリ・コントローラ６は、この信号を、時刻ｔ１に生
じたステップ・モード・リクエスト信号の表明に応答し
て表明する。この信号の表明は、第１時刻ｔ１後のトラ
ンジション点８２によって表わされる第２時刻ｔ２に生
じる。

【０１３３】ライン８４は、メモリ・モジュール・アレ
イ８からコンソール４に送られるステップ・モード肯定
信号の信号レベルを表わしている。メモリ・モジュール
・アレイ８は、この信号を、時刻ｔ２に生じたステップ
・モード・イネーブル信号の表明に応答して表明する。この信号の表明は、時刻ｔ２後のトランジション点８６
によって表わされる第３時刻ｔ３にすべてのモジュール
がステップ・モードに切り替わったときに生じる。

【０１３４】ライン８８は、メモリ・モジュール・アレ
イ８からメモリ・コントローラ６に送られるステップ・
モード・ビジー信号の信号レベルを表わしている。メモ
リ・モジュール・アレイ８は、この信号を、第２時刻ｔ
２に生じたステップ・モード・イネーブル信号の表明に
応答して表明し、メモリ・コントローラ６にそれがステ
ップ・モード指令を受け取ることができないことを示す
。この信号の表明は、トランジション点８９によって表
わされるような時刻ｔ３に生じ、メモリ・モジュール・
アレイ８のモジュールがステップ・モード指令を受け入
れる準備を整えるまで継続する。次に、それは、時刻ｔ
３後のトランジション点９０によって表わされる第４時
刻ｔ４で撤回され、メモリ・モジュール・アレイ８が今
やステップ・モード指令を受け取ることができることを
メモリ・コントローラ６に知らせる。

【０１３５】ライン９２は、コンソール４からメモリ・
モジュール・アレイ８に送られるスタンバイ・モード・
イネーブル信号の信号レベルを表わしている。この信号
は、時刻ｔ４後のトランジション点９４によって表わさ
れる第５時刻ｔ５に表明され、メモリ・モジュール・ア
レイ８にスタンバイ・モードに切り替わる準備を整えさ
せる。

【０１３６】メモリ・モジュール・アレイ８は時刻ｔ５
後のトランジション点９６によって表わされる第６時刻
ｔ６にライン８４上のステップ・モード肯定信号を撤回
し、メモリ・モジュール・アレイ８がステップ・モード
からスタンバイ・モードへ切り替わったことをコンソー
ル４に知らせる。時刻ｔ６では、また、メモリ・モジュ
ール・アレイ８は、ライン８８上のトランジション点９
７によって表わされるステップ・モード・ビジー信号を
表明し、メモリ・モジュール・アレイ８がもはやステッ
プ・モード指令を受け取れないことをメモリ・コントロ
ーラ６に知らせる。

【０１３７】コンソール４がステップ・モードを開始し
て時刻ｔ６後の第７時刻ｔ７にスタンバイ・モードを去
ることになっている場合、それはトランジション点９８
によって表わされるようなライン９２上のスタンバイ・
モード・イネーブル信号を撤回する。メモリ・モジュー
ル・アレイ８は、時刻ｔ７後のトランジション点１００
によって表わされる第８時刻ｔ８にライン８４上のステ
ップ・モード肯定信号を表明することによって応答し、
メモリ・モジュール・アレイ８がステップ・モードに切
り替わったことをコンソール４に知らせる。メモリ・モ
ジュール・アレイ８は、また、時刻ｔ７後のトランジシ
ョン点１０１によって表わされる第８時刻ｔ８にステッ
プ・モード・ビジー信号を撤回し、メモリ・モジュール
・アレイ８がステップ・モード指令を受け入れることが
できることをメモリ・コントローラ６に知らせる。

【０１３８】次に、コンソール４は、時刻ｔ８後のトラ
ンジション点１０２によって表わされる第９時刻ｔ９に
ライン７６上のステップ・モード・リクエスト信号を撤
回し、メモリ・モジュール・アレイ８にステップ・モー
ドから通常モードへ切り替わる準備をするように注文を
出したことをメモリ・コントローラ６に知らせる。メモ
リ・コントローラ６は、時刻ｔ９後のトランジション点
１０４によって表わされる第１０時刻ｔ１０にライン８
０上のステップ・モード・イネーブル信号を撤回するこ
とによって応答する。

【０１３９】次に、メモリ・モジュール・アレイ８は、
時刻ｔ１０後のトランジション点１０６によって表わさ
れる第１１時刻ｔ１１にライン８８上のステップ・モー
ド・ビジー信号を表明し、メモリ・モジュール・アレイ
８がステップ・モード指令を受け取れないことをメモリ
・コントローラ６に知らせる。次いで、メモリ・モジュ
ール・アレイ８は、時刻ｔ１１後のトランジション点１
０７によって表わされる第１２時刻ｔ１２にライン８４
上のステップ・モード肯定信号を撤回し、メモリ・モジ
ュール・アレイ８が今や通常モードにあることをコンソ
ール４に知らせる。次に、メモリ・モジュール・アレイ
８は、時刻ｔ１２後のトランジション点１０８によって
表わされる第１３時刻ｔ１３にステップ・モード・ビジ
ー信号を撤回し、メモリ・モジュール・アレイ８が通常
モードＤＲＡＭ動作を受け入れる準備を整えたことをメ
モリ・コントローラ６に知らせる。

【０１４０】図２、図３のパワーダウン／パワーアップ
、走査動作のたいみんぐ図の説明から明らかなように、
メモリ・モジュール・アレイ８の状態はスタンバイ・モ
ード・イネーブル信号およびステップ・モード・イネー
ブル信号の状態から明らかである。これらの信号が共に
撤回されたとき、メモリ・モジュール・アレイ８は通常
モードにあるか、あるいは、すぐに通常モードになる。これらの信号が共に表明されているときは、メモリ・モ
ジュール・アレイ８はスタンバイ・モードにあるか、あ
るいは、すぐにスタンバイ・モードになる。スタンバイ
・モード・イネーブル信号が撤回され、ステップ・モー
ド・イネーブル信号が表明されているときは、メモリ・
モジュール・アレイ８はステップ・モードにあるか、あ
るいは、すぐにステップ・モードに入る。

【０１４１】ここで、本発明の原理を説明するために上
述した部品の配列、システムおよびプロセスの細部につ
いての種々の変更が、特許請求の範囲に定義している本
発明の原理および範囲内で当業者によって為し得ること
は了解されたい。

【図面の簡単な説明】

【図１】本発明を組み込むのに適するデータ処理装置の
構成を示すブロック図である。

【図２】図１に示すコンソール、メモリ・コントローラ
および処理装置のメモリ・モジュール・アレイ間の特殊
なハンドシェーク信号のうちの５つの信号の、パワーダ
ウン／パワーアップ・シーケンスを含む通常モード、ス
テップ・モードおよびスタンバイ・モード間の処理装置
状態の１完全サイクル中の信号レベルを表わすタイミン
グ図である。

【図３】図１に示すコンソール、メモリ・コントローラ
および処理装置のメモリ・モジュール・アレイ間の特殊
なハンドシェーク信号のうちの５つの信号の、走査動作
シーケンスを含む通常モード、ステップ・モードおよび
スタンバイ・モード間の処理装置状態の１完全サイクル
中の信号レベルを表わすタイミング図である。

【図４】図１に示す処理装置の４メモリ・モジュール・
アレイのためのモード切り替え回路のブロック図である
。

【図５】メモリ・モジュール・アレイのためのスタンバ
イ対ＤＣＡシンクロナイザ論理回路の概略図である。

【図６】メモリ・モジュール・アレイのためのスタンバ
イ・ビジー論理回路の概略図である。

【図７】メモリ・モジュール・アレイのためのステップ
制御ＯＫ論理回路の概略図である。

【図８】メモリ・モジュール・アレイのためのステップ
制御ＯＫ・スタンバイ・イネーブル論理回路の概略図で
ある。

【図９】メモリ・モジュール・アレイのためのステップ
・サイクル・ビジー論理回路の概略図である。

【符号の説明】

２　　　　　　データ処理装置４　　　　　　コンソール６　　　　　　メモリ・コントローラ８　　　　　　メモリ・モジュール・アレイ１１０　　
ＭＩＳＣ１１２　　ＤＣＡ１２４　　スタンバイ対ＤＣＡシンクロナイザ回路１２
６　　スタンバイ・ビジー論理回路１３０　　ステップ
制御ビジー論理回路１４８　　第１フリップフロップ１５０　　第２フリップフロップ１５２　　スタンバイ・シーケンサ状態機械１５４　　
Ｄタイプ・フリップフロップ１５６　　第１ＡＮＤゲー
ト１５８　　第２ＡＮＤゲート１６４　　Ｒ−Ｓタイプ・フリップフロップ１７６　　
第１Ｄタイプ・フリップフロップ１８６　　第２Ｄタイ
プ・フリップフロップ１８５　　インバータ１８８　　ステップ・モード切り替え用シーケンサ状態
機械１９２　　ＡＮＤゲート１９４　　ステップ・モード指令バッファ１９６　　Ａ
ＮＤゲート２００　　ＯＲゲート２０２　　４入力ＯＲゲート

Claims

【特許請求の範囲】

【請求項１】記憶手段、局所クロックおよび局所コント
ローラを有し、コンピュータ装置に接続するようになっ
ているメモリで使用するための方法であって、前記コン
ピュータ装置がコンソールと、前記メモリに接続した一
組の記憶制御ラインを通して記憶手段制御作業を行うよ
うになっているメモリ装置コントローラとを包含し、こ
のメモリ装置コントローラからの記憶手段制御を無効に
する方法において、第１信号の表明に応答して前記記憶
手段無効化を開始させる段階と、第２信号を表明して前
記記憶手段無効化を肯定すると共に、前記記憶制御ライ
ンを記憶指令ラインへ再構成する段階と、前記記憶制御
ラインを通しての記憶手段指令信号に応答して前記局所
コントローラが前記記憶手段を制御できるようにする段
階とを包含することを特徴とする方法。
【請求項２】請求項１記載の方法において、前記第１信
号が前記メモリ装置コントローラによって表明されるス
テップ・モード・イネーブル信号を含むことを特徴とす
る方法。
【請求項３】請求項１記載の方法において、前記第２信
号が前記コンソールについて表明されるステップ・モー
ド肯定信号を含むことを特徴とする方法。
【請求項４】請求項１記載の方法において、前記記憶制
御ラインが、少なくとも、行アドレス・ストローブ・ラ
イン、列アドレス・ストローブ・ラインおよび書き込み
イネーブル・ラインからなることを特徴とする方法。
【請求項５】請求項４記載の方法において、さらに、前
記指令信号を実行して前記記憶手段についての作業を実
施させる段階を包含することを特徴とする方法。
【請求項６】請求項５記載の方法において、前記指令信
号を実行する前記段階が前記局所クロックと同期してい
ることを特徴とする方法。
【請求項７】記憶手段、局所クロックおよび局所コント
ローラを有し、コンピュータ装置に接続するようになっ
ているメモリで使用するための方法であって、前記コン
ピュータ装置がコンソールと、前記メモリに接続した一
組の記憶制御ラインを通して記憶手段制御作業を行うよ
うになっているメモリ装置コントローラとを包含し、こ
のメモリ装置コントローラからの記憶手段制御を無効に
する方法において、前記メモリ装置コントローラからの
ステップ・モード・イネーブル信号の表明に応答して前
記記憶手段無効化を開始させる段階と、ステップ・モー
ド肯定信号を前記コンソールに対して表明して前記記憶
手段無効化を肯定すると共に、前記記憶制御ラインを記
憶指令ラインへ再構成する段階と、少なくとも行アドレ
ス・ストローブ・ライン、列アドレス・ストローブ・ラ
インおよび書き込みイネーブル・ラインからなる前記記
憶制御ラインを通しての記憶手段指令信号に応答して前
記局所コントローラが前記記憶手段を制御できるように
する段階とを包含することを特徴とする方法。
【請求項８】請求項７記載の方法において、さらに、前
記指令信号を実行して前記記憶手段についての作業を実
施させる段階を包含することを特徴とする方法。
【請求項９】請求項８記載の方法において、前記指令信
号を実行する前記段階が前記局所クロックと同期してい
ることを特徴とする方法。
【請求項１０】記憶手段、局所クロックおよび局所コン
トローラを有し、コンピュータ装置に接続するようにな
っているメモリで使用するための方法であって、このコ
ンピュータ装置がコンソールと、システム・クロックと
同期して一組の記憶制御ラインを通して記憶装置制御作
業を実施するようになっているメモリ装置コントローラ
とを包含し、前記記憶手段を隔離し、前記記憶手段の内
容を保存する方法において、第１信号の表明に応答して
前記メモリ装置コントローラから前記局所コントローラ
への制御の切り替えを開始させる段階と、第２信号を表
明して制御の切り替えを完了させると共に、前記局所コ
ントローラが前記記憶制御ラインを通して指令信号を受
け入れることができるようにする段階と、第３信号の表
明に応答して前記記憶手段の前記局所コントローラから
の隔離を開始し、前記記憶手段の内容を保存させる段階
と、第４の信号を表明して前記記憶手段の隔離を完了さ
せる段階とを包含することを特徴とする方法。
【請求項１１】請求項１０記載の方法において、さらに
、第５の信号の表明に応答して前記記憶手段の制御を前
記局所コントローラに返す段階を包含することを特徴と
する方法。
【請求項１２】請求項１１記載の方法において、第５信
号の表明に応答する段階が、さらに、前記局所コントロ
ーラを再構成して前記メモリ装置コントローラから指令
を受け取るようにする段階を包含することを特徴とする
方法。
【請求項１３】請求項１２記載の方法において、前記第
５信号が前記コンソールからのシステム初期化信号を含
むことを特徴とする方法。
【請求項１４】請求項１０記載の方法において、前記第
１信号の表明に応答する段階が、前記システム・クロッ
クから前記局所クロックへの前記記憶手段の同期化切り
替えを開始させることを含むことを特徴とする方法。
【請求項１５】請求項１４記載の方法において、前記第
１信号が前記メモリ装置コントローラによって表明され
るステップ・モード・イネーブル信号を含むことを特徴
とする方法。
【請求項１６】請求項１０記載の方法において、第２信
号を表明する前記段階が、記憶手段の前記局所クロック
との同期を完了させる段階を含むことを特徴とする方法
。
【請求項１７】請求項１６記載の方法において、前記第
２信号が前記コンソールについて表明されたステップ・
モード肯定信号を含むことを特徴とする方法。
【請求項１８】請求項１０記載の方法において、前記第
４信号が前記コンソールについて表明されたスタンバイ
・モード・イネーブル信号を含むことを特徴とする方法
。
【請求項１９】請求項１０記載の方法において、前記第
４信号が前記メモリ装置コントローラについて表明され
たステップ・モード・ビジー信号を含むことを特徴とす
る方法。
【請求項２０】記憶手段、局所クロックおよび局所コン
トローラを有し、コンピュータ装置に接続するようにな
っているメモリで使用するための方法であって、このコ
ンピュータ装置がコンソールと、システム・クロックと
同期して一組の記憶制御ラインを通して記憶装置制御作
業を実施するようになっているメモリ装置コントローラ
とを包含し、前記記憶手段を孤立させ、前記記憶手段の
内容を保存する方法において、前記メモリ装置コントロ
ーラからのステップ・モード・イネーブル信号の表明に
応答して、前記システム・クロックから前記局所クロッ
クへの前記記憶手段の同期切り替えを開始させることに
よって前記メモリ装置コントローラから前記局所コント
ローラへの前記記憶手段の制御切り替えを開始させる段
階と、前記コンソールに対してステップ・モード肯定信
号を表明して制御切り替えを完了させると共に、記憶手
段の前記局所クロックとの同期を完了させることによっ
て前記記憶制御ラインを通して指令信号を前記局所クロ
ックが受け入れることができるようにする段階と、前記
コンソールからのスタンバイ・モード・イネーブル信号
の表明に応答して前記記憶手段の前記局所コントローラ
からの隔離を開始させ、前記記憶手段の内容を保存させ
る段階と、前記メモリ装置コントローラに対してステッ
プ・モード・ビジー信号を表明して前記記憶手段の隔離
を完了させる段階と、前記コンソールからのシステム初
期化信号の表明に応答して、前記局所コントローラを前
記メモリ装置コントローラから指令信号を受け取るよう
に再構成することによって前記記憶手段の制御を前記局
所コントローラに返す段階とを包含することを特徴とす
る方法。
【請求項２１】記憶手段、局所コントローラおよび局所
クロックを有し、データ処理装置に接続するようになっ
ているメモリにおいて使用するための方法であって、デ
ータ処理装置がコンソールと、システム・クロックと同
期して前記記憶手段についてデータ処理制御作業を実施
するようになっているメモリ装置コントローラとを包含
し、前記記憶手段の内容を保存しながら前記データ処理
制御作業を中止したり、復元したりする方法において、
第１信号の表明に応答して前記記憶手段についての前記
データ処理制御作業の、前記メモリ装置コントローラか
ら前記局所コントローラへの切り替えを開始させる段階
と、第２信号を表明して前記データ処理制御作業の切り
替えを完了させる段階と、第３信号の表明に応答して前
記データ処理制御作業の中止を開始させ、前記記憶手段
の内容を保存させる段階と、第４信号を表明すると共に
前記第２信号を撤回し、前記データ処理制御作業の中止
を完了させる段階と、前記第３信号の撤回に応答して前
記データ処理制御作業の復元を開始させる段階と、前記
第４信号を撤回し、前記第２信号を再表明して前記デー
タ処理制御作業を前記局所コントローラに返す段階と、
前記第１信号の撤回に応答して前記データ処理制御作業
の、前記局所コントローラから前記メモリ装置コントロ
ーラへの切り替えを開始させる段階と、前記第２信号を
撤回し、前記データ処理制御作業の、前記局所コントロ
ーラからメモリ装置コントローラへの切り替えを完了さ
せる段階とを包含することを特徴とする方法。
【請求項２２】請求項２１記載の方法において、さらに
、第１信号の表明に応答して前記局所コントローラへの
前記データ処理制御作業の復帰を開始する段階を包含す
ることを特徴とする方法。
【請求項２３】請求項２２記載の方法において、前記第
５信号が前記コンソールから受け取られるシステム同期
信号を含むことを特徴とする方法。
【請求項２４】請求項２１記載の方法において、第１信
号の表明に応答する前記段階が前記システム・クロック
から前記局所クロックへの前記記憶手段の同期切り替え
を開始することを含むことを特徴とする方法。
【請求項２５】請求項２４記載の方法において、前記第
１信号が前記メモリ装置コントローラによって表明され
るステップ・モード・イネーブル信号を含むことを特徴
とする方法。
【請求項２６】請求項２１記載の方法において、第２信
号を表明する前記段階が記憶手段と前記局所クロックと
の同期を完了する段階を含むことを特徴とする方法。
【請求項２７】請求項２６記載の方法において、前記第
２信号が前記コンソールに対して表明されたステップ・
モード肯定信号を含むことを特徴とする方法。
【請求項２８】請求項２１記載の方法において、前記第
３信号が前記コンソールによって表明されるスタンバイ
・モード・イネーブル信号を含むことを特徴とする方法
。
【請求項２９】請求項２１記載の方法において、前記第
４信号が前記メモリ装置コントローラに対して表明され
たステップ・モード・ビジー信号を含むことを特徴とす
る方法。
【請求項３０】記憶手段、局所コントローラおよび局所
クロックを有し、データ処理装置に接続するようになっ
ているメモリにおいて使用するための装置であって、前
記データ処理装置がコンソールと、システム・クロック
と同期して前記記憶手段についてデータ処理制御作業を
実施するようになっているメモリ装置コントローラとを
包含し、前記記憶手段の内容を保存しながら前記データ
処理制御作業を中止したり、復元したりする装置におい
て、第１信号の表明に応答して、前記システム・クロッ
クから前記局所クロックへの前記記憶手段の同期の切り
替えを開始させることによって前記記憶手段についての
前記データ処理制御作業の、前記メモリ装置コントロー
ラから前記局所コントローラへの切り替えを開始させる
手段と、第２信号を表明して、前記局所クロックとの記
憶手段の同期を完了させることによって前記データ処理
制御作業の切り替えを完了させる手段と、第３信号の表
明に応答して前記データ処理制御作業の中止を開始し、
前記記憶手段の内容を保存させる手段と、第４信号を表
明しかつ前記第２信号を撤回して前記データ処理制御作
業の中止を完了させる手段と、前記第３信号の表明の撤
回に応答して前記データ処理制御作業の復帰を開始させ
る手段と、前記第４信号を撤回しかつ前記第２信号を再
表明して前記データ処理制御作業を前記局所コントロー
ラに返す手段と、前記第１信号の撤回に応答して前記局
所コントローラから前記メモリ装置コントローラへの前
記データ処理制御作業の切り替えを開始させる手段と、
前記第２信号を撤回し、前記データ処理制御作業の前記
局所コントローラから前記メモリ装置コントローラへの
切り替えを完了させる手段とを包含することを特徴とす
る装置。
【請求項３１】請求項３０記載の装置において、さらに
、第１信号の表明に応答して前記データ処理制御作業の
前記局所コントローラへの復帰を開始させる手段を包含
することを特徴とする方法。
【請求項３２】記憶手段、局所クロックおよび局所コン
トローラを有し、コンピュータ装置に接続するようにな
っているメモリで使用するための装置であって、前記コ
ンピュータ装置がコンソールと、前記メモリに接続した
一組の記憶制御ラインを通して記憶手段制御作業を実施
するようになっており、前記メモリ装置コントローラか
らの記憶手段制御を無効とする装置であって、第１信号
の表明に応答して前記記憶手段無効化を開始する手段と
、第２信号を表明して前記記憶手段無効化を肯定すると
共に、前記記憶制御ラインを記憶指令ラインへ再構成す
る手段と、前記記憶制御ラインを通しての記憶手段指令
信号の表明に応答して前記局所コントローラが前記記憶
手段を制御できるようにする手段とを包含することを特
徴とする装置。
【請求項３３】請求項３２記載の装置において、前記第
１信号が前記メモリ装置コントローラによって表明され
るステップ・モード・イネーブル信号を含むことを特徴
とする装置。
【請求項３４】請求項３２記載の装置において、前記第
２信号が前記コンソールに対して表明されたステップ・
モード肯定信号を含むことを特徴とする装置。
【請求項３５】請求項３２記載の装置において、前記記
憶制御ラインが、少なくとも、行アドレス・ストローブ
・ライン、列アドレス・ストローブ・ラインおよび書き
込みイネーブル・ラインからなることを特徴とする装置
。
【請求項３６】請求項３５記載の装置において、さらに
、前記指令信号を実行して前記記憶手段に向けられた作
業を実施する手段を包含することを特徴とする装置。
【請求項３７】請求項３６記載の装置において、前記指
令信号を実行する前記手段が前記局所クロックと同期し
ていることを特徴とする装置。
【請求項３８】記憶手段、局所クロックおよび局所コン
トローラを有し、コンピュータ装置に接続するようにな
っているメモリで使用するための装置であって、前記コ
ンピュータ装置がコンソールと、前記メモリに接続した
一組の記憶制御ラインを通して記憶手段制御作業を行う
ようになっているメモリ装置コントローラとを包含し、
このメモリ装置コントローラからの記憶手段制御を無効
にする装置において、前記メモリ装置コントローラから
のステップ・モード・イネーブル信号の表明に応答して
前記記憶手段無効化を開始させる手段と、ステップ・モ
ード肯定信号を前記コンソールに対して表明して前記記
憶手段無効化を肯定すると共に、前記記憶制御ラインを
記憶指令ラインへ再構成する手段と、少なくとも行アド
レス・ストローブ・ライン、列アドレス・ストローブ・
ラインおよび書き込みイネーブル・ラインからなる前記
記憶制御ラインを通しての記憶手段指令信号に応答して
前記局所コントローラが前記記憶手段を制御できるよう
にする手段とを包含することを特徴とする装置。
【請求項３９】請求項３８記載の装置において、さらに
、前記指令信号を実行して前記記憶手段についての作業
を実施する手段を包含することを特徴とする装置。
【請求項４０】請求項３９記載の装置において、前記指
令信号を実行する前記手段が前記局所クロックと同期し
ていることを特徴とする装置。
【請求項４１】記憶手段、局所クロックおよび局所コン
トローラを有し、コンピュータ装置に接続するようにな
っているメモリで使用するための装置であって、このコ
ンピュータ装置がコンソールと、システム・クロックと
同期して一組の記憶制御ラインを通して記憶装置制御作
業を実施するようになっているメモリ装置コントローラ
とを包含し、前記記憶手段を孤立させ、前記記憶手段の
内容を保存する装置において、第１信号の表明に応答し
て前記メモリ装置コントローラから前記局所コントロー
ラへの制御の切り替えを開始させる手段と、第２信号を
表明して制御の切り替えを完了させると共に、前記局所
コントローラが前記記憶制御ラインを通して指令信号を
受け入れることができるようにする手段と、第３信号の
表明に応答して前記記憶手段の前記局所コントローラか
らの隔離を開始し、前記記憶手段の内容を保存させる手
段と、第４の信号を表明して前記記憶手段の隔離を完了
させる手段とを包含することを特徴とする装置。
【請求項４２】請求項４１記載の装置において、さらに
、第５の信号の表明に応答して前記記憶手段の制御を前
記局所コントローラに返す手段を包含することを特徴と
する装置。
【請求項４３】請求項４２記載の装置において、第５信
号の表明に応答する手段が、さらに、前記局所コントロ
ーラを再構成して前記メモリ装置コントローラから指令
を受け取るようにする手段を包含することを特徴とする
装置。
【請求項４４】請求項４３記載の装置において、前記第
５信号が前記コンソールによって表明されるシステム初
期化信号を含むことを特徴とする装置。
【請求項４５】請求項４１記載の装置において、第１信
号の表明に応答する前記手段が前記記憶手段の同期の、
前記システム・クロックから前記局所クロックへの切り
替えを開始することを特徴とする装置。
【請求項４６】請求項４５記載の装置において、前記第
１信号が前記メモリ装置コントローラによって表明され
るステップ・モード・イネーブル信号を包含することを
特徴とする装置。
【請求項４７】請求項４１記載の装置において、第２信
号を表明する前記手段が前記局所クロックと記憶手段の
同期を完了させることを特徴とする装置。
【請求項４８】請求項４７記載の装置において、前記第
２信号が前記コンソールに対して表明されたステップ・
モード・イネーブル信号を含むことを特徴とする装置。
【請求項４９】請求項４１記載の装置において、前記第
３信号が前記コンソールによって表明されるスタンバイ
・モード・イネーブル信号を含むことを特徴とする装置
。
【請求項５０】請求項４１記載の装置において、前記第
４信号が前記メモリ装置コントローラに対して表明され
たステップ・モード・ビジー信号を含むことを特徴とす
る装置。
【請求項５１】記憶手段、局所クロックおよび局所コン
トローラを有し、コンピュータ装置に接続するようにな
っているメモリで使用するための装置であって、このコ
ンピュータ装置がコンソールと、システム・クロックと
同期して一組の記憶制御ラインを通して記憶装置制御作
業を実施するようになっているメモリ装置コントローラ
とを包含し、前記記憶手段を孤立させ、前記記憶手段の
内容を保存する装置において、前記メモリ装置コントロ
ーラからのステップ・モード・イネーブル信号の表明に
応答して、前記システム・クロックから前記局所クロッ
クへの前記記憶手段の同期切り替えを開始させることに
よって前記メモリ装置コントローラから前記局所コント
ローラへの前記記憶手段の制御切り替えを開始させる手
段と、前記コンソールに対してステップ・モード肯定信
号を表明して制御切り替えを完了させると共に、記憶手
段の前記局所クロックとの同期を完了させることによっ
て前記記憶制御ラインを通して指令信号を前記局所クロ
ックが受け入れることができるようにする手段と、前記
コンソールからのスタンバイ・モード・イネーブル信号
の表明に応答して前記記憶手段の前記局所コントローラ
からの隔離を開始させ、前記記憶手段の内容を保存させ
る手段と、前記メモリ装置コントローラに対してステッ
プ・モード・ビジー信号を表明して前記記憶手段の隔離
を完了させる手段と、前記コンソールからのシステム初
期化信号の表明に応答して、前記局所コントローラを前
記メモリ装置コントローラから指令信号を受け取るよう
に再構成することによって前記記憶手段の制御を前記局
所コントローラに返す手段とを包含することを特徴とす
る装置。
【請求項５２】記憶手段、局所コントローラおよび局所
クロックを有し、データ処理装置に接続するようになっ
ているメモリにおいて使用するための装置であって、デ
ータ処理装置がコンソールと、システム・クロックと同
期して前記記憶手段についてデータ処理制御作業を実施
するようになっているメモリ装置コントローラとを包含
し、前記記憶手段の内容を保存しながら前記データ処理
制御作業を中止したり、復元したりする装置において、
第１信号の表明に応答して前記記憶手段についての前記
データ処理制御作業の、前記メモリ装置コントローラか
ら前記局所コントローラへの切り替えを開始させる手段
と、第２信号を表明して前記データ処理制御作業の切り
替えを完了させる手段と、第３信号の表明に応答して前
記データ処理制御作業の中止を開始させ、前記記憶手段
の内容を保存させる手段と、第４信号を表明して前記デ
ータ処理制御作業の中止を完了させる手段と、前記第４
信号を撤回して前記データ処理制御作業を前記局所コン
トローラに返す手段と、前記第２信号を撤回し、前記デ
ータ処理制御作業の、前記局所コントローラからメモリ
装置コントローラへの切り替えを完了させる手段とを包
含することを特徴とする装置。
【請求項５３】請求項５２記載の装置において、さらに
、前記第５信号に応答して前記データ処理制御作業の前
記局所コントローラへの復帰を開始させる手段を包含す
ることを特徴とする装置。
【請求項５４】請求項５３記載の装置において、前記第
５信号が前記コンソールによって表明されるシステム同
期信号を含むことを特徴とする装置。
【請求項５５】請求項５３記載の装置において、前記第
１信号に応答する前記手段が前記記憶手段の同期の、前
記システム・クロックから前記局所クロックへの切り替
えを開始することを特徴とする装置。
【請求項５６】請求項５５記載の装置において、前記第
１信号が前記メモリ装置コントローラによって表明され
るステップ・モード・イネーブル信号を含むことを特徴
とする装置。
【請求項５７】請求項５３記載の装置において、第２信
号を表明する前記手段が記憶手段と前記局所クロックと
の同期を完了させることを特徴とする装置。
【請求項５８】請求項５７記載の装置において、前記第
２信号が前記コンソールに対して表明されるステップ・
モード肯定信号を含むことを特徴とする装置。
【請求項５９】請求項５３記載の装置において、前記第
３信号が前記コンソールによって表明されるスタンバイ
・モード・イネーブル信号を含むことを特徴とする装置
。
【請求項６０】請求項５３記載の装置において、前記第
４信号が前記メモリ装置コントローラに対して表明され
るステップ・モード・ビジー信号を含むことを特徴とす
る装置。
【請求項６１】記憶手段、局所コントローラおよび局所
クロックを有し、データ処理装置に接続するようになっ
ているメモリにおいて使用するための装置であって、前
記データ処理装置がコンソールと、システム・クロック
と同期して前記記憶手段についてデータ処理制御作業を
実施するようになっているメモリ装置コントローラとを
包含し、前記記憶手段の内容を保存しながら前記データ
処理制御作業を中止したり、復元したりする装置におい
て、第１信号の表明に応答して、前記システム・クロッ
クから前記局所クロックへの前記記憶手段の同期の切り
替えを開始させることによって前記記憶手段についての
前記データ処理制御作業の、前記メモリ装置コントロー
ラから前記局所コントローラへの切り替えを開始させる
手段と、第２信号を表明して、前記局所クロックとの記
憶手段の同期を完了させることによって前記データ処理
制御作業の切り替えを完了させる手段と、第３信号の表
明に応答して前記データ処理制御作業の中止を開始し、
前記記憶手段の内容を保存させる手段と、第４信号を表
明して前記データ処理制御作業の中止を完了させる手段
と、前記第４信号を撤回して前記データ処理制御作業を
前記局所コントローラに返す手段と、前記第２信号を撤
回して前記データ処理制御作業を前記局所コントローラ
から前記メモリ装置コントローラへの切り替える手段と
を包含することを特徴とする装置。
【請求項６２】請求項６１記載の装置において、さらに
、第５信号の表明に応答して前記データ処理制御作業の
前記局所コントローラへの復帰を開始させる手段を包含
することを特徴とする装置。