JPH04287346A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04287346A
JPH04287346A JP3051817A JP5181791A JPH04287346A JP H04287346 A JPH04287346 A JP H04287346A JP 3051817 A JP3051817 A JP 3051817A JP 5181791 A JP5181791 A JP 5181791A JP H04287346 A JPH04287346 A JP H04287346A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は，各々独立した機能を有
するブロックと，　それを結合する配線回路を備えた多
機能，高集積，大容量の半導体装置の製造方法に関する
。
【０００２】半導体装置はこれまで微細化の進行によっ
て，高集積，高性能化に格段の進歩を遂げて来た。これ
に伴い，その利用分野も飛躍的に拡大し，所謂ＡＳＩＣ
（特定用途向集積回路）と呼ばれるカスタムＩＣの占め
る比率も年々増大の一途を辿っている。
【０００３】ＡＳＩＣの場合，その性能もさることなが
ら，ユーザーへの納期の短縮も極めて重要であり，本発
明は，このＡＳＩＣの短納期化を達成する方法を提供す
る。
【０００４】
【従来の技術】従来のＡＳＩＣには，トランジスタ等の
バルクの素子を予め形成しておき，ユーザーの要求に合
うように配線するところのゲートアレイの手法と，予め
基本回路素子についてユーザーに提示しておき，ユーザ
ーの要求にもとずいてバルクから設計し，製造を開始す
るスタンダードセルの手法と，ユーザーの仕様にもとず
いて，最初から設計するフルカスタムの手法とがある。
【０００５】しかし，ゲートアレイは短納期ではあるが
，無駄が多く，フルカスタムは無駄は少ないが納期が長
くなる。このように，これらの手法には一長一短がある
。
【０００６】
【発明が解決しようとする課題】従って，以上のような
状況から，スタンダードセルが，納期・無駄の観点から
バランスが取れており，ＡＳＩＣの分野の大きな部分を
占めると思われる。
【０００７】しかし，このスタンダードセルの手法も，
現状では，ユーザーの要求，設計，マスク製作，製造プ
ロセス等の順に製品を製造するため，フルカスタムに対
して設計の手番短縮をしているに過ぎず，更に，納期を
短縮することが重要となる。
【０００８】また，ユーザー毎に全マスクを製作するた
めに，このマスク費用がチップの値段に加算され，所要
チップの数量が少ないとチップ当たりのマスク費用の割
合が大きくなり，従って，チップの値段も割高となる。
【０００９】更に，現在の一般的なＤＲＡＭの電極配線
が４層の多結晶シリコン（ポリＳｉ）膜と２層のアルミ
ニウム（Ａｌ）膜で構成されているため，通常の記憶素
子はバルク製造の手番が数拾から百数拾工程と極めて長
く，　従来においては，　このような大容量の記憶素子
をＡＳＩＣに搭載することは，手番的に困難であった。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図，図２は本発明のフローチャート，図３は本発明に使
用するマスク群である。
【００１１】図において，１は回路ブロック，２はチッ
プ領域，３はマスク，４はブロックパターン，４’は潜
像，５はブロック間接続配線用マスク，６は配線，７は
チップ，８はスクライブラインである。
【００１２】先ず，図３（ａ）に示すように，大から小
まで種々の標準サイズのスクライブライン形成用パター
ンを有するマスクと，図３（ｂ）〜（ｅ）に示すように
，複数の回路ブロック，例えば，ブロックＡ，ブロック
Ｂ，ブロックＣに対応する各種拡散層形成用パターン，
各種絶縁層形成用パターン，各種コンタクトホール形成
用パターン，各種導電層形成用パターン等，各々ウエハ
ープロセスのフォトリソグラフィ工程において使用する
複数個のマスクを予め用意しておく。
【００１３】そして，図１（ａ）及び図２のフローチャ
ートに示すように，ユーザーからオーダーが入った時点
で，これら必要な回路ブロック１のブロックパターン４
を組み合わせて，１個のチップ領域２となるスクライブ
ライン８内にブロックレイアウトを行い，これにもとず
いて，バルク内素子製作のためのウエハープロセス（ウ
エハの初期酸化からブロック内配線まで）を即座に開始
する。
【００１４】本発明の具体的な方法としては，先ず，図
１（ａ）に示すように，ユーザーからオーダーされた規
模の各回路ブロック１を長方形，或いは，正方形のチッ
プ領域２内に余分のスペースを残さず，効率良くブロッ
クレイアウトする。
【００１５】これにもとずいて，各フォトリソグラフィ
工程では，図１（ｂ）に示すように，ウエハ上にレジス
ト膜を塗布・ベーキングを行った後，ウエハを上下左右
に移動して，チップ領域内の所定の位置がブロックＡ用
マスク３Ａの中心に来るようにして，露光装置により露
光を行う。
【００１６】次いで，図１（ｃ）に示すように，ブロッ
クＢ用マスク３Ｂを用いて，前述と同様に露光し，続い
て，図１（ｄ）に示すように，ブロックＣ用マスク３Ｃ
を用いて前述と同様に露光を行う。
【００１７】この様にして，全ブロックの露光が完了し
たら，更に，場合によっては，図１（ｅ）に示すように
，スクライブライン用マスク３Ｄの露光も行った後，ブ
ロックパターンの潜像４’を一括して，現像し，図１（
ｆ）に示すように，レジスト膜のブロックパターン４が
出来る。
【００１８】この後，エッチング，或いは成膜処理等に
よって，図１（ｇ）に示すように，各回路ブロック１が
形成されていく。このようなフォトリソグラフィ工程を
必要な回数を繰り返して，ウエハプロセスを実施して，
各ブロック内の配線工程迄を完了する。
【００１９】これと平行して，図２に示すように，回路
ブロック間を相互に接続する配線のパターン設計とマス
ク製作を行えば，ウエハープロセスが配線工程に来る迄
に，配線のパターン設計，配線形成用マスクの製作が完
了して，即座に配線のパターン形成が可能となる。
【００２０】そして，ブロック内配線が終了したウエハ
に，図１（ｈ）に示すように，ブロック間接続配線形成
用マスク５を用いて導電膜をパタニングして配線６を形
成する。
【００２１】最後に図１（ｉ）に示すようにウエハをス
クライブラインにおいてカットして，各回路ブロック１
を搭載したチップ７を作成する。その後、図２に示すよ
うに，組立・試験工程を経て，ＡＳＩＣをユーザーに短
納期で出荷する。
【００２２】即ち，本発明の目的は，独立した機能を有
する複数の回路ブロック１と，　該回路ブロック１を相
互に結合する配線５を備えた半導体装置の製造方法にお
いて，各々の該回路ブロック１用のマスク３を用いて，
　各々のブロックパターン４を，　レジスト膜を塗布し
たウエハ上のチップ領域２の所定の位置に順次露光した
後，　該ブロックパターン４の潜像４’を一括して現像
する工程と，次いで，　各々の該回路ブロック１を一括
したブロック間接続配線用マスク５を用いて，　該回路
ブロック１間を接続する配線６の露光・現像を行う工程
を有することにより達成される。
【００２３】
【作用】ユーザーの要求では，装置の設計上，メモリ容
量，ロジック回路の規模等が無駄を減少する上で重要で
あり，これらをブロックに分割して形成し，最後にブロ
ック相互を配線接続することによって，様々なユーザー
の要求を満たすことが出来る。
【００２４】従って，本発明では，ユーザーのオーダー
が入ると同時に回路ブロックの素子の製造と配線パター
ンの設計を同時に平行して進行し，回路ブロックの素子
の製造が完了した時点で，ただちに配線のパターン形成
が行われ，製品の早期出荷を行うというフローが完成し
て，短納期化が実現できる。
【００２５】これにより，回路ブロック製造時の手番の
長い大容量のメモリ素子でも，ＡＳＩＣに搭載が可能と
なる。更に，バルク素子形成用マスクのマスクは，ユー
ザー毎に共通化でき，ユーザーの費用負担するマスクは
配線層に限定され，従ってチップの値段も安くなる。
【００２６】
【実施例】図４，図５は本発明の一実施例の工程順説明
図である。図において，１は回路ブロック，２はチップ
領域，３はマスク，４はブロックパターン，４’は潜像
，６は配線，７はチップ，８はスクライブラインである
。
【００２７】本発明の一実施例について，図４，図５に
より説明する。先ず，種々の容量，集積度のＤＲＡＭ，
ＳＲＡＭ，ＲＯＭ，ロジックゲート等を形成するパター
ンを有する各種のマスクを，　回路ブロックの内部配線
工程の層まで準備しておき，ユーザーに提示する。
【００２８】ユーザーから，１６ＭビットのＲＡＭと１
６ＭビットのＲＯＭと１Ｍゲートのロジック回路とを複
合した素子のオーダーが入った場合について説明する。 図４（ａ）に示すように，ユーザーの要求に合致する各
回路ブロックのブロックパターンを選定し，ブロックレ
イアウトを行い，各ブロック間を接続する配線の外周線
のスペースも考慮してチップ領域２のサイズを決定する
。
【００２９】図４（ｂ）に示すように，このチップ領域
２に合致したスクライブライン８のパターンを有するマ
スク３と，各回路ブロックの形成用パターンを有するマ
スク３を用いて，ウエハープロセスを開始する。
【００３０】ウエハープロセスにおいては，例えば，最
初にウエハ上のチップ７内に活性領域を形成する場合，
シリコンウエハ表面を酸化して，窒化シリコン（Ｓｉ３
Ｎ４）　膜を成長後，ウエハ上全面にレジスト膜を塗布
，ベーキングを行う。
【００３１】そして，図４（ｃ）に示すように，スクラ
イブラインを形成するマスクを用いて，露光現像エッチ
ングを行い，スクライブライン８を形成するとともに，
位置合わせ用のパターン等も合わせて形成する。
【００３２】次いで，位置合わせ用のパターンによって
位置検出を行い，ＤＲＡＭ用マスク３ａを用いて，　ブ
ロックパターン４を所定の位置に露光し，ＤＲＡＭのブ
ロックパターンの潜像４Ａ’　を形成する。
【００３３】続いて，上記と同様の方法で，　図４（ｄ
）から（ｇ）に示すように，ＳＲＡＭ，ＲＯＭ，ロジッ
クー１，ロジック２用のマスク３を用いて，露光を順次
行い，図４（ｈ）に示すように，それらの全ブロックパ
ターン４の潜像４’をスクライブライン８内に形成する
。
【００３４】そして，最後に潜像４’を現像液で一括現
像してレジスト膜のブロックパターン４を完成し，エッ
チングを行って，図５（ｉ）に示すように，各回路ブロ
ック１内に　Ｓｉ３Ｎ４膜の活性領域パターン完成する
。
【００３５】そして，　Ｓｉ３Ｎ４膜をマスクとして，
選択酸化法によりフィールド二酸化シリコン（ＳｉＯ２
）膜を形成し，　Ｓｉ３Ｎ４膜を除去する。続いて，同
様の方法で熱酸化法によりゲートＳｉＯ２膜を形成する
。
【００３６】その後，ポリＳｉ膜を成長し，上記活性領
域の場合と同様にして，ポリＳｉ膜をパタニングし，ト
ランジスタのゲート電極，ワード線等を順次形成してい
く。 ただし，活性領域形成用の初期の位置合わせ段階では，
位置合わせマーク形成の必要から，最初にスクライブラ
インのみを露光・現像・エッチングしてから，各ブロッ
クの分割露光を行ったが，フォトリソグラフィの２番目
の工程からは，スクライブラインの形成が必要な工程の
み，図１で説明したように，回路ブロックパターンに続
いて露光を行えば，同時現像が行なえる。
【００３７】以下，必要なパターンを形成して各ブロッ
ク内配線までを形成してバルクが完成する。この時点で
は，各回路ブロックは各々独立しており，相互の接続は
まったくない。
【００３８】以上のウエハープロセスの進行と同時に，
各回路ブロック間を相互に接続する配線の設計を行い，
これによって配線形成用のマスクを製作しておく。バル
クの完成したウエハーに対して，燐珪酸ガラス（ＰＳＧ
）　膜を成長し，コンタクトホールを開口し，スパッタ
法によりＡｌ膜等の導電膜を堆積する。
【００３９】このコンタクトホール開口の工程までは先
に述べたようなブロック毎に行っても良いし，以下の配
線パターン形成と同様に全体を一括して行っても良い。 この後，図５（ｊ）に示すように，チップ全体に各回路
ブロックを接続する配線パターンを露光・現像・エッチ
ングして配線形成を行い，更に，表面保護絶縁膜の成長
，コンタクトホールの形成，上層配線の形成を行ってチ
ップが完成する。
【００４０】
【発明の効果】以上説明したように，　本発明によれば
，　多層ポリＳｉ膜を用いるＤＲＡＭも，多層高集積ロ
ジックも，短納期にてＡＳＩＣデバイスに搭載すること
ができる。
【００４１】このように，最先端のメモリ素子を利用す
るため，メモリ容量は飛躍的に増大し，また，論理ゲー
トも増大するので，利用分野の拡大に寄与するところが
大きい。
【００４２】更に，また，マスクの共通化がなされてい
るため，ごく少量の注文に対しても安価で提供できる。
【図面の簡単な説明】
【図１】　　本発明の原理説明図
【図２】　　本発明のフローチャート
【図３】　　本発明に使用するマスク群
【図４】　　本
発明の一実施例の工程順説明図（その１）
【図５】　　
本発明の一実施例の工程順説明図（その２）
【符号の説明】
１　　回路ブロック ２　　チップ領域 ３　　マスク ４　　ブロックパターン ４’潜像 ５　　ブロック間接続配線用マスク ６　　配線 ７　　チップ ８　　スクライブライン

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　独立した機能を有する複数の回路ブロ
    ック（１）　と，　該回路ブロック（１）　を相互に結
    合する配線（５）　を備えた半導体装置の製造方法にお
    いて，各々の該回路ブロック（１）　用のマスク（３）
    　を用いて，　各々のブロックパターン（４）　を，レ
    ジスト膜を塗布したウエハ上のチップ領域（２）　の所
    定の位置に順次露光した後，　該ブロックパターン（４
    ）　の潜像（４’）を一括して現像する工程と，次いで
    ，　各々の該回路ブロック（１）　を一括したブロック
    間接続配線用マスク（５）　を用いて，　該回路ブロッ
    ク（１）　間を接続する配線（６）　の露光・現像を行
    う工程を有することを特徴とする半導体装置の製造方法
    。
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