JPH04274360A - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JPH04274360A JPH04274360A JP3035802A JP3580291A JPH04274360A JP H04274360 A JPH04274360 A JP H04274360A JP 3035802 A JP3035802 A JP 3035802A JP 3580291 A JP3580291 A JP 3580291A JP H04274360 A JPH04274360 A JP H04274360A
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Landscapes
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に係り
，特にＤＲＡＭの記憶素子であるセルキャパシタの構造
に関する。
，特にＤＲＡＭの記憶素子であるセルキャパシタの構造
に関する。
【０００２】近年，ＤＲＡＭの大容量化に伴い， １ビ
ットの記憶素子を構成するセルの面積は年々縮小してい
るが，回路の安定動作のためにはセルキャパシタには或
る限度以上の静電容量を確保する必要がある。そのため
の方法の一つとしてポリシリコン膜とポリシリコン膜の
間に容量を持たせるスタックトキャパシタセルが用いら
れている。
ットの記憶素子を構成するセルの面積は年々縮小してい
るが，回路の安定動作のためにはセルキャパシタには或
る限度以上の静電容量を確保する必要がある。そのため
の方法の一つとしてポリシリコン膜とポリシリコン膜の
間に容量を持たせるスタックトキャパシタセルが用いら
れている。
【０００３】本発明は大容量化に対応し，基板表面の段
差を緩和して素子形成を容易にしたスタックトキャパシ
タとして利用できる。
差を緩和して素子形成を容易にしたスタックトキャパシ
タとして利用できる。
【０００４】
【従来の技術】図４ （Ａ）〜（Ｃ） は従来例による
スタックトキャパシタの断面図である。図４（Ａ） は
通常のスタックトキャパシタを示す。
スタックトキャパシタの断面図である。図４（Ａ） は
通常のスタックトキャパシタを示す。
【０００５】図において，１はｐ型シリコン（ｐ−Ｓｉ
）基板，２は分離絶縁膜で二酸化シリコン（ＳｉＯ２）
膜， ３はセルＦＥＴ のソースドレイン領域，４はセ
ルＦＥＴ のゲート絶縁膜，５はセルＦＥＴ のゲート
，６は層間絶縁膜でＳｉＯ２膜， ７はポリシリコン膜
からなる記憶ノード，８はキャパシタの誘電体膜，９は
ポリシリコン膜からなる対向電極である。
）基板，２は分離絶縁膜で二酸化シリコン（ＳｉＯ２）
膜， ３はセルＦＥＴ のソースドレイン領域，４はセ
ルＦＥＴ のゲート絶縁膜，５はセルＦＥＴ のゲート
，６は層間絶縁膜でＳｉＯ２膜， ７はポリシリコン膜
からなる記憶ノード，８はキャパシタの誘電体膜，９は
ポリシリコン膜からなる対向電極である。
【０００６】図４（Ｂ） は，容量増加のために記憶ノ
ード７を厚く形成した例である。この場合は，この場合
も図４（Ａ） よりも記憶ノードのパターニングが困難
となり（Ａ部），さらに対向電極等上層膜の段差被覆が
困難となる（Ａ部）。
ード７を厚く形成した例である。この場合は，この場合
も図４（Ａ） よりも記憶ノードのパターニングが困難
となり（Ａ部），さらに対向電極等上層膜の段差被覆が
困難となる（Ａ部）。
【０００７】図４（Ｃ） は，２層のポリシリコン膜７
Ａ， ７Ｂを使用し，記憶ノード７の外周を厚く形成し
て容量を増やした例で，この場合も図４（Ａ） よりも
記憶ノードのパターニングが困難となり（Ａ部），さら
に対向電極等上層膜の段差被覆が困難となる（Ａ部およ
びＢ部）。
Ａ， ７Ｂを使用し，記憶ノード７の外周を厚く形成し
て容量を増やした例で，この場合も図４（Ａ） よりも
記憶ノードのパターニングが困難となり（Ａ部），さら
に対向電極等上層膜の段差被覆が困難となる（Ａ部およ
びＢ部）。
【０００８】
【発明が解決しようとする課題】スタックトキャパシタ
の容量を増加させるための従来例の構造では，記憶ノー
ドのパターニングが困難であり，また，段差が大きくな
り上層膜の段差被覆が悪化し，製造歩留が低下するとい
う問題が生じた。
の容量を増加させるための従来例の構造では，記憶ノー
ドのパターニングが困難であり，また，段差が大きくな
り上層膜の段差被覆が悪化し，製造歩留が低下するとい
う問題が生じた。
【０００９】本発明は記憶ノードのパターニングや上層
膜の段差被覆を悪化させないで，スタックトキャパシタ
の容量を増加させる構造を提供し，ＤＲＡＭの製造歩留
の向上を目的とする。
膜の段差被覆を悪化させないで，スタックトキャパシタ
の容量を増加させる構造を提供し，ＤＲＡＭの製造歩留
の向上を目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は，基板
上に，導電膜からなる記憶ノードと対向電極が誘電体膜
を介して積層されたセルキャパシタを有し，該記憶ノー
ドの中央部の厚さが周辺部より厚い半導体メモリ装置に
より達成される。
上に，導電膜からなる記憶ノードと対向電極が誘電体膜
を介して積層されたセルキャパシタを有し，該記憶ノー
ドの中央部の厚さが周辺部より厚い半導体メモリ装置に
より達成される。
【００１１】
【作用】本発明によれば，２層のポリシリコン膜を用い
て，記憶ノードの中央部を厚く，周辺部を薄く形成して
いるので，記憶ノードのパターニング（パターンの抜き
）は従来の１層ポリシリコン膜を用いた場合と同程度に
容易となり，また，記憶ノードの段差が段階的に形成さ
れているため，記憶ノードの上部の層，例えばビット線
やワード線のパターニングも容易となる。
て，記憶ノードの中央部を厚く，周辺部を薄く形成して
いるので，記憶ノードのパターニング（パターンの抜き
）は従来の１層ポリシリコン膜を用いた場合と同程度に
容易となり，また，記憶ノードの段差が段階的に形成さ
れているため，記憶ノードの上部の層，例えばビット線
やワード線のパターニングも容易となる。
【００１２】上記のように，本発明は，２層構造にして
キャパシタ面積を増加させ，かつセルのパターニングを
従来と同程度に容易にすることができる。
キャパシタ面積を増加させ，かつセルのパターニングを
従来と同程度に容易にすることができる。
【００１３】
【実施例】図１は本発明の一実施例によるスタックトキ
ャパシタの断面図である。図において，１はｐ−Ｓｉ基
板，２は分離絶縁膜でＳｉＯ２膜， ３はセルＦＥＴ
のソースドレイン領域，４はセルＦＥＴ のゲート絶縁
膜，５はセルＦＥＴ のゲート，６は層間絶縁膜でＳｉ
Ｏ２膜， ７Ｃ， ７Ｄはポリシリコン膜からなる記憶
ノード，８はキャパシタの誘電体膜，９はポリシリコン
膜からなる対向電極である。
ャパシタの断面図である。図において，１はｐ−Ｓｉ基
板，２は分離絶縁膜でＳｉＯ２膜， ３はセルＦＥＴ
のソースドレイン領域，４はセルＦＥＴ のゲート絶縁
膜，５はセルＦＥＴ のゲート，６は層間絶縁膜でＳｉ
Ｏ２膜， ７Ｃ， ７Ｄはポリシリコン膜からなる記憶
ノード，８はキャパシタの誘電体膜，９はポリシリコン
膜からなる対向電極である。
【００１４】ここで，７Ｃは第１のポリシリコン膜で記
憶ノードの中央部を構成し，７Ｄは第２のポリシリコン
膜で第１のポリシリコン膜７Ｃを覆って被着形成されて
いる。 図のように，記憶ノードは周辺部で薄くなっているので
，パターニングは従来の１層のものと同様に容易であり
，記憶ノードの段差が段階的につくため上層膜の段差被
覆が良好となる（Ａ部）。
憶ノードの中央部を構成し，７Ｄは第２のポリシリコン
膜で第１のポリシリコン膜７Ｃを覆って被着形成されて
いる。 図のように，記憶ノードは周辺部で薄くなっているので
，パターニングは従来の１層のものと同様に容易であり
，記憶ノードの段差が段階的につくため上層膜の段差被
覆が良好となる（Ａ部）。
【００１５】図２ （Ａ）〜（Ｆ） は実施例のスタッ
クトキャパシタの製造工程の概略を説明する断面図であ
る。図２（Ａ） において，１はｐ−Ｓｉ基板，２は分
離絶縁膜でＳｉＯ２膜， ３はセルＦＥＴ のソースド
レイン領域，４はセルＦＥＴ のゲート絶縁膜，５はセ
ルＦＥＴ のゲート，６は層間絶縁膜でＳｉＯ２膜であ
る。
クトキャパシタの製造工程の概略を説明する断面図であ
る。図２（Ａ） において，１はｐ−Ｓｉ基板，２は分
離絶縁膜でＳｉＯ２膜， ３はセルＦＥＴ のソースド
レイン領域，４はセルＦＥＴ のゲート絶縁膜，５はセ
ルＦＥＴ のゲート，６は層間絶縁膜でＳｉＯ２膜であ
る。
【００１６】セルキャパシタの製造工程は通常の工程に
よりセルＦＥＴ が形成された状態より出発する。まず
， 気相成長（ＣＶＤ） 法により， 基板上に層間絶
縁膜として厚さ１０００ÅのＳｉＯ２膜６を成長し，ド
ライエッチング法により，ＦＥＴ のドレイン領域３上
にコンタクトホールを開口する。
よりセルＦＥＴ が形成された状態より出発する。まず
， 気相成長（ＣＶＤ） 法により， 基板上に層間絶
縁膜として厚さ１０００ÅのＳｉＯ２膜６を成長し，ド
ライエッチング法により，ＦＥＴ のドレイン領域３上
にコンタクトホールを開口する。
【００１７】図２（Ｂ） において， ＣＶＤ 法によ
り，コンタクトホールを覆って基板上に厚さ２０００Å
の第１のポリシリコン膜７Ｃを成長する。図２（Ｃ）
において，第１のポリシリコン膜７Ｃをパターニングし
， 記憶ノードの中央部を残す。
り，コンタクトホールを覆って基板上に厚さ２０００Å
の第１のポリシリコン膜７Ｃを成長する。図２（Ｃ）
において，第１のポリシリコン膜７Ｃをパターニングし
， 記憶ノードの中央部を残す。
【００１８】図２（Ｄ） において，ＣＶＤ 法により
，基板上に厚さ１０００Åの第２のポリシリコン膜７Ｄ
を成長する。図２（Ｅ） において，第２のポリシリコ
ン膜７Ｄをパターニングし， 記憶ノードを形成する。
，基板上に厚さ１０００Åの第２のポリシリコン膜７Ｄ
を成長する。図２（Ｅ） において，第２のポリシリコ
ン膜７Ｄをパターニングし， 記憶ノードを形成する。
【００１９】図２（Ｆ） において，ＣＶＤ 法により
，キャパシタの誘電体膜となる厚さ７０ÅのＳｉ３Ｎ４
膜８を成長し，パターニングして記憶ノードの露出面
を残す。つぎに，キャパシタの対向電極として，ＣＶＤ
法により基板上に厚さ１５００Åの第３のポリシリコ
ン膜９を成長してキャパシタの形成を終わる。
，キャパシタの誘電体膜となる厚さ７０ÅのＳｉ３Ｎ４
膜８を成長し，パターニングして記憶ノードの露出面
を残す。つぎに，キャパシタの対向電極として，ＣＶＤ
法により基板上に厚さ１５００Åの第３のポリシリコ
ン膜９を成長してキャパシタの形成を終わる。
【００２０】図３はＤＲＡＭセルの回路図である。図は
実施例の構造図に対応する回路図である。対応する箇所
に構造図と同じ符号を記入した。
実施例の構造図に対応する回路図である。対応する箇所
に構造図と同じ符号を記入した。
【００２１】
【発明の効果】記憶ノードのパターニングや上層膜の段
差被覆を悪化させないで，スタックトキャパシタの容量
を増加させることができた。
差被覆を悪化させないで，スタックトキャパシタの容量
を増加させることができた。
【００２２】この結果， 記憶保持の確実性が増し，Ｄ
ＲＡＭの製造歩留が向上した。
ＲＡＭの製造歩留が向上した。
【図１】 本発明の一実施例によるスタックトキャパ
シタの断面図
シタの断面図
【図２】 本発明の実施例のスタックトキャパシタの
製造工程の概略を説明する断面図
製造工程の概略を説明する断面図
【図３】 ＤＲＡＭセルの回路図
【図４】 従来例によるスタックトキャパシタの断面
図
図
１ 半導体基板でｐ−Ｓｉ基板
２ 分離絶縁膜でＳｉＯ２膜
３ セルＦＥＴ のソースドレイン領域４ セルＦ
ＥＴ のゲート絶縁膜 ５ セルＦＥＴ のゲート ６ 層間絶縁膜でＳｉＯ２膜 ７ 記憶ノード ７Ｃ 記憶ノードの中央部を構成する第２のポリシリ
コン膜 ７Ｄ 記憶ノードで第１のポリシリコン膜８ キャ
パシタの誘電体膜でＳｉ３Ｎ４ 膜９ 対向電極でポ
リシリコン膜
ＥＴ のゲート絶縁膜 ５ セルＦＥＴ のゲート ６ 層間絶縁膜でＳｉＯ２膜 ７ 記憶ノード ７Ｃ 記憶ノードの中央部を構成する第２のポリシリ
コン膜 ７Ｄ 記憶ノードで第１のポリシリコン膜８ キャ
パシタの誘電体膜でＳｉ３Ｎ４ 膜９ 対向電極でポ
リシリコン膜
Claims (1)
- 【請求項１】 基板上に，導電膜からなる記憶ノード
と対向電極が誘電体膜を介して積層されたセルキャパシ
タを有し，該記憶ノードの中央部の厚さが周辺部より厚
いことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035802A JP2956234B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035802A JP2956234B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274360A true JPH04274360A (ja) | 1992-09-30 |
| JP2956234B2 JP2956234B2 (ja) | 1999-10-04 |
Family
ID=12452054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035802A Expired - Fee Related JP2956234B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956234B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973347A (en) * | 1995-04-17 | 1999-10-26 | Oki Electric Industry Co., Ltd. | Semiconductor memory cell having storage electrodes with inclined portions |
-
1991
- 1991-03-01 JP JP3035802A patent/JP2956234B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973347A (en) * | 1995-04-17 | 1999-10-26 | Oki Electric Industry Co., Ltd. | Semiconductor memory cell having storage electrodes with inclined portions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2956234B2 (ja) | 1999-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |
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