JPH04263343A - 画像形成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、ディスプレイやレーザ
プリンタ等の画像形成装置に関するものである。 【０００２】 【従来の技術】図９は従来の画像形成装置のデータ演算
処理部の構成を示している。図９において、１０１はマ
イクロプロセッサ（以下ＣＰＵと称す。）、１０２は画
像イメージを記憶する画像データ記憶手段、１０３はＣ
ＰＵ１０１により書き込まれる画像データ（以下、ソー
スデータと称す。）をシフトするデータシフト手段、１
０４はデータシフト手段１０３によりシフトされたソー
スデータと画像データ記憶手段１０２に以前に書き込ま
れていた画像データ（以下、ディステネーションデータ
と称す。）とをＡＮＤ回路やＯＲ回路により演算する演
算手段である。 【０００３】図１０から図１２はデータシフト手段１０
３の詳細な回路図である。図において、１０５ａ〜ｈは
８ＷＩＤＥ２ＡＮＤ１６ＩＮＰＵＴ−ＡＮＤ／ＯＲゲー
ト、１０６は８ｂｉｔフリップフロップである。図１１
において、１０７ａ〜ｈはインバータゲート、１０８ａ
〜ｇは２ＩＮＰＵＴ−ＯＲゲートである。図１２におい
て、１０９ａ〜ｈおよび１１０ａ〜ｈは２ＩＮＰＵＴ−
ＡＮＤゲート、１１１は８ｂｉｔフリップフロップであ
る。 【０００４】図１３は演算手段１０４の詳細な回路図で
ある。図１３において、１１２ａ〜ｈは２ＩＮＰＵＴ−
ＯＲゲート、１１３ａ〜ｈは２ＩＮＰＵＴ−ＮＯＲゲー
ト、１１４ａ〜ｈは３ステートインバータゲート、１１
５は８ｂｉｔフリップフロップである。 【０００５】図１４はソースデータを画像データ記憶手
段１０２上に記憶した場合の構成図である。斜線部ｎワ
ード×ｍラスターのソースデータをｎ＋１ワード×ｍラ
スターのディステネーションデータとシフト値だけソー
スデータをオフセットして演算し、記憶したものである
。 【０００６】図１５はシフト値＝４の場合のソースデー
タＳＤ０〜７と、シフト後のソースデータＳＯＤ０〜７
のｂｉｔ対応図である。 【０００７】図１６は上記データ演算処理部のタイミン
グ図である。ソースデータリード信号ＮＳＯＲ、ディス
テネーションリード信号ＮＤＳＴＲおよびディステネー
ションライト信号ＮＤＳＴＷは、それぞれ“Ｌ”レベル
時、データリードおよびライト状態を示す。　【０００
８】以下、図１６に示すタイミング図に従って上記従来
例の動作について説明する。まずＣＰＵ１０１は、画像
データ記憶手段１０２のシフト値をレジスタに設定し、
そのシフト値により、信号ＳＨ０〜７のいずれかの１つ
の信号のみが“　　Ｈ”レベルとなる。例えば、シフト
値＝４ならば、ＳＨ４＝“Ｈ”，ＳＨ０＝ＳＨ１＝ＳＨ
２＝ＳＨ３＝ＳＨ５＝ＳＨ６＝ＳＨ７＝“Ｌ”レベルと
なる。 【０００９】次に、ソースリード信号ＮＳＯＲが“Ｌ”
レベルとなることで、図１０のソースデータがＳＤ０〜
７に出力され、上記設定されたシフト信号ＳＨ０〜７と
ともにＡＮＤ−ＯＲゲートに１０５ａ〜ｈに入力される
。これにより、シフト信号ＳＨ０〜７の“Ｈ”レベルの
シフト信号が入力されたＡＮＤゲートのみがイネーブル
状態となり、そのＡＮＤゲートに入力されたソースデー
タＳＤ０〜７が出力され、８ｂｉｔフリップフロップ１
０６にソースデータリード信号の立上りエッジによりラ
ッチされる。例えば、シフト値＝４の場合、図１５に示
すようにソースデータＳＤ０〜７はローテートシフトさ
れる。 【００１０】またシフト信号ＳＨ０〜７は、図１１に示
すように、２Ｉｎｐｕｔ−ＯＲゲート１０８ａ〜ｇにそ
れぞれ入力され、あるシフト値より上位ビット（シフト
値のビットも含む）はすべて“Ｈ”レベルとなるＳＨＬ
０〜７信号とその信号をそれぞれインバータゲート１０
７ａ〜ｈを介し反転したＳＨＨ０〜７信号すなわちシフ
ト値より下位ビットがすべて“Ｈ”レベルとなる。この
ＳＨＬ０〜７とローテートシフトされたソースデータＳ
ＯＤ０〜７信号を図１２の２Ｉｎｐｕｔ−ＡＮＤゲート
１１０ａ〜ｈにそれぞれ入力し、ＳＨＬ０〜７“Ｈ”レ
ベルすなわち図１５に示すように、シフト値より上位ビ
ットのみがシフトされたソースデータＢＤＬ０〜７信号
として出力される。 【００１１】次にディステネーションデータリード信号
ＮＤＳＴＲが“Ｌ”レベルとなることで、図１３のディ
ステネーションデータがＤＳＴ０〜７に出力され、ＮＤ
ＳＴ信号の立上りエッジにより８ｂｉｔフリップフロッ
プ１５にラッチされる。 【００１２】最後にシフトされたソースデータＢＤＬ０
〜７と、イニシャライズ時にリセットされ、８ｂｉｔフ
リップフロップ１１５の出力ＢＤＨ０〜７を入力する２
ＩＮＰＵＴ−ＯＲゲート１１２ａ〜ｈによりＯＲ演算さ
れ、さらにその出力と８ｂｉｔフリップフロップ１１５
にラッチされたディステネーションデータを入力する２
ＩＮＰＵＴ−ＮＯＲゲート１１３ａ〜ｈによりＯＲ演算
され、ディステネーションライト信号ＮＤＳＴＷが“Ｌ
”レベルになることで、画像データ記憶手段１０２に再
び記憶される。 【００１３】ここで、ＳＨＨ０〜７信号とローテートシ
フトされたソースデータＳＯＤ０〜７を図１２の２ＩＮ
ＰＵＴ−ＡＮＤゲート１０９ａ〜ｈにそれぞれ入力し、
ＳＨＨ０〜７の“Ｈ”レベルすなわち図１５に示すよう
に、シフト値より下位ビットがＮＤＳＴＷ信号の立上り
エッジにより８ｂｉｔフリップフロップ１１１にラッチ
され、２ワード目にＢＤＨ０〜７信号として出力される
。 【００１４】以上と同様の動作により、２ワード目の演
算処理が行なわれ、１ワード目のシフト値により、ワー
ドを越えたデータがＢＤＨ０〜７となりＯＲ演算される
。すなわち図４に示すように、シフト値によりワードを
越えたデータのためディステネーションデータはｎ＋１
ワード×ｍラスターとなり、各ラスターのｎ＋１ワード
目には、ソースデータはダミーデータをディステネーシ
ョンデータと演算処理をする必要がある。 【００１５】 【発明が解決しようとする課題】以上のような従来の構
成においては、ソースデータは常時ワードバウンダリで
あり、ビットバウンダリでないため、ソースデータが制
約を受けたり、ＣＰＵによりソフトウェアを用いてソー
スデータをマスクしたりする必要があった。 【００１６】本発明は、このような従来の問題を解決す
るものであり、ソースデータをビットバウンダリにする
ことにより、ソースデータのワードバウンダリという制
約や、ＣＰＵの複雑なマスク処理をなくすことのできる
画像形成装置を提供することにある。 【００１７】 【課題を解決するための手段】本発明は、上記目的を達
成するために、ソースデータの左側をマスク制御する左
側マスク制御手段と、ソースデータの右側をマスク制御
する右側マスク制御手段と、これらマスク制御手段によ
りソースデータをマスクするマスク手段とを有し、この
マスク手段によりソースデータをビットバウンダリする
ようにしたものである。 【００１８】 【作用】したがって、本発明によれば、ソースデータを
マスクしビットバウンダリにすることにより、ソースデ
ータの制約をなくしたり、ビットバウンダリに構成され
た画像データ記憶手段内のデータをソースデータとして
別の画像データ領域に容易にコピーすることができるの
で、ＣＰＵなどの複雑なマスク処理をなくすことができ
る。 【００１９】 【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は、本発明の画像形成装置のデータ
演算処理部の構成を示している。図１において、１はマ
イクロプロセッサ（ＣＰＵ）、２は画像イメージを記憶
する画像データ記憶部、３はＣＰＵ１により書き込まれ
る画像データ（ソースデータ）をシフトするデータシフ
ト手段、４はデータシフト手段３によりシフトされたソ
ースデータと画像データ記憶手段２に以前に書き込まれ
ていた画像データ（ディステネーション　　データ）と
をＡＮＤ回路やＯＲ回路により演算する演算手段、５は
ソースデータの右側（ＭＳＢ側）をマスク制御する右側
マスク制御手段、６はソースデータの左側（ＬＳＢ側）
をマスク制御する左側マスク制御手段、７は右側マスク
制御手段５と左側マスク制御手段６によりソースデータ
をマスクするマスク手段である。 【００２０】図２は左側マスク制御手段６の部分回路図
であり、８ａ〜ｇは２ＩＮＰＵＴ−ＯＲゲートである。 【００２１】図３は右側マスク制御手段５の部分回路図
であり、９ａ〜ｇは２ＩＮＰＵＴ−ＯＲゲートである。 【００２２】図４および図５は左側および右側マスク制
御手段５，６の部分回路図であり、図４において、１０
は８ｂｉｔカウンタ、１１は８ＩＮＰＵＴ−ＯＲゲート
、１２は８ｂｉｔレジスタ、１３ａ〜ｈは２ＩＮＰＵＴ
−ＥＸＮＯＲゲート、１４は８ＩＮＰＵＴ−ＡＮＤゲー
トである。図５において、１５および１８は２ＩＮＰＵ
Ｔ−ＮＡＮＤゲート、１６，１９，２０はフリップフロ
ップ、１７はインバータゲートである。 【００２３】図６はマスク手段７の回路図である。２１
ａ〜ｈは３ＩＮＰＵＴ−ＡＮＤゲート、２２ａ〜ｈおよ
び２３ａ〜ｈは２ＩＮＰＵＴ−ＯＲゲートである。 【００２４】図７はソースデータを画像データ記憶手段
２上に記憶した場合の構成図である。ｎワード×ｍラス
ターの右側および左側マスク値を除く斜線のソースデー
タをシフト値だけソースデータをオフセットし、ｎ＋１
ワード×ｍラスターのディステネーションデータと演算
して再度記憶したものである。 【００２５】図８は上記データ演算処理部のタイミング
図である。ＮＳＯＲ，ＮＤＳＴＲ，ＮＤＳＴＷ信号は従
来例と同様であり、左側マスク制御信号ＮＬＭＥＮおよ
び右側マスク制御信号ＮＲＭＥＮはそれぞれ“Ｌ”レベ
ル時、マスクイネーブル状態を示す。　【００２６】次
に図８のタイミング図にしたがって上記実施例の動作に
ついて説明する。まずＣＰＵ１は従来例と同様に、シフ
ト値をレジスタに設定し、さらにソースデータの左側マ
スク値と右側マスク値をレジスタに設定する。その左側
マスク値により、図２に示すＬＭ０〜７信号のいずれか
一つが“Ｈ”レベルとなる。例えば、左側マスク値＝２
ならばＬＭ２＝“Ｈ”，ＬＭ０＝ＬＭ１＝ＬＭ３＝ＬＭ
４＝ＬＭ５＝ＬＭ６＝ＬＭ７＝“Ｌ”レベルとなる。次
いでこれらの信号は、２ＩＮＰＵＴ−ＯＲゲート８ａ〜
ｇに入力され、左マスク制御信号ＬＭＤ０〜７は、マス
ク値より上位ビットがすべて“Ｈ”レベルを出力する。 例えば、左側マスク値＝２ならば、ＬＭＤ０＝ＬＭＤ１
＝“Ｌ”，ＬＭＤ２＝ＬＭＤ３＝ＬＭＤ４＝ＬＭＤ５＝
ＬＭＤ６＝ＬＭＤ７＝“Ｈ”レベルとなる。 【００２７】また、右側マスク値により、図３に示すＲ
Ｍ０〜７信号のいずれか１ビットが“Ｈ”レベルとなる
。例えば、右側マスク値＝２ならばＲＭ２＝“Ｈ”，Ｒ
Ｍ０＝ＲＭ１＝ＲＭ３＝ＲＭ４＝ＲＭ５＝ＲＭ６＝ＲＭ
７＝“Ｌ”レベルとなる。次いでこれらの信号は、２Ｉ
ＮＰＵＴ−ＯＲゲート９ａ〜ｇに入力され、右マスク制
御信号ＲＭＤ０〜７は、マスク値より下位ビットがすべ
て“Ｈ”レベルを出力する。例えば、右側マスク値＝２
ならば、ＲＭＤ７＝ＲＭＤ６＝“Ｌ”，ＲＭＤ５＝ＲＭ
Ｄ４＝ＲＭＤ３＝ＲＭＤ２＝ＲＭＤ１＝ＲＭＤ０＝“Ｈ
”レベルとなる。 【００２８】次にＣＰＵ１は、図４に示す８ｂｉｔフリ
ップフロップ１２に、ソースデータのワード幅ｎを設定
し、初期設定を完了する。ここで、ソースデータのワー
ド幅をカウントする８ｂｉｔカウンタ１０は、イニシャ
ライズ時にリセットされ、出力はすべて“Ｌ”レベルと
なっているため、８ＩＮＰＵＴ−ＮＯＲゲート１１の出
力ＬＭ信号は“Ｈ”レベルとなっている。 【００２９】次いで図５に示すように、ソースデータリ
ード信号ＮＳＯＲが“Ｌ”レベルとなる立下りエッジに
より、インバータ１７を介してフリップフロップ１９の
クロックに入力され、フリップフロップ１９はＬＭ信号
の“Ｈ”レベルを保持し、２ＩＮＰＵＴ−ＮＡＮＤゲー
ト１８に入力され、左マスクネーブル信号ＮＬＭＥＮは
“Ｌ”レベルとなる。ここでフリップフロップ２０は、
イニシャライズ時にリセットされ、Ｑ出力は“Ｈ”レベ
ルであり、２ＩＮＰＵＴ−ＮＡＮＤゲート１８に入力さ
れている。 【００３０】図６に示すように、左マスクイネーブル信
号ＮＬＭＥＮと左マスク制御信号ＬＭＤ０〜７が、それ
ぞれ２ＩＮＰＵＴ−ＯＲゲート２２ａ〜ｂに入力され、
左マスク制御信号ＬＭＤ０〜７が“Ｌ”レベルのＯＲゲ
ートが“Ｌ”レベルを出力し、ソースデータＣＰＵＤ０
〜７を３ＩＮＰＵＴ−ＡＮＤゲート２１ａ〜ｈによりマ
スク処理を行なう。以下、従来と同様の動作により、画
像データ記憶手段２に演算し記憶することができる。 【００３１】ここで、ソースデータリード信号の立上り
エッジにより図４の８ｂｉｔカウンタ１０はカウントア
ップし、ＬＭ信号は“Ｌ”レベルとなる。また、ディス
テネーションライト信号ＮＤＳＴＷの立上りエッジによ
りフリップフロップ２０が“Ｌ”レベルを出力し、左マ
スクイネーブル信号ＮＬＭＥＮは“Ｈ”レベルとなり、
２ワード目以降はＮＬＭＥＮは“Ｈ”レベルとなる。 【００３２】次にソースデータリード信号ＮＳＯＲの立
上りエッジにより８ｂｉｔカウンタ１０がカウンタアッ
プし、上記設定したワード幅ｎと一致した場合、図４の
ＥＸ−ＮＯＲゲート１３ａ〜ｈによりすべて“Ｈ”レベ
ルを出力し、８ＩＮＰＵＴ−ＡＮＤゲート１４を介して
ＲＭ信号は“Ｈ”レベル出力する。また、図５の２ＩＮ
ＰＵＴ−ＮＡＮＤゲート１５を介して右マスクイネーブ
ル信号ＮＲＭＥＮは“Ｌ”レベルとなる。 【００３３】ここでフリップフロップ１６は、インシャ
ライズ時にリセットされ、フリップフロップ１６のＱ出
力は“Ｈ”レベルであり、２ＩＮＰＵＴ−ＮＡＮＤゲー
ト１５に入力されている。 【００３４】図６に示すように、右マスクイネーブル信
号ＮＲＭＥＮと右マスク制御信号ＲＭＤ０〜７がそれぞ
れ２ＩＮＰＵＴ−ＯＲゲート２３ａ〜ｈに入力され、右
マスク制御信号ＲＭＤ０〜７が“Ｌ”レベルのＯＲゲー
トが“Ｌ”レベルを出力し、ソースデータＣＰＵＤ０〜
７を３ＩＮＰＵＴ−ＡＮＤゲート２１ａ〜ｈによりマス
ク処理を行なう。以下、従来と同様の動作により画像デ
ータ記憶手段２に演算し、記憶することができる。 【００３５】ここで、シフト値によりワードを越えたソ
ースデータを演算し記憶するためのダミーサイクルによ
り、図４の８ｂｉｔカウンタ１０はインシャライズされ
、２ラスター目は、１ラスター目と同様のマスク処理を
行なうことにより、図７に示すように、ソースデータを
ビットバウンダリにし、画像記憶手段２に記憶すること
ができる。 【００３６】 【発明の効果】以上のように、本発明によれば、ソース
データの左側をマスク制御する左側マスク制御手段と、
ソースデータの右側をマスク制御する右側マスク制御手
段と、これらマスク制御手段によりソースデータをマス
クするマスク手段とを有し、このマスク手段によりソー
スデータをビットバウンダリすることにより、ソースデ
ータのワードバウンダリという制約や、ＣＰＵの複雑な
マスク処理をなくすことができる。

【図面の簡単な説明】

【図１】本発明の一実施例における画像形成装置のデー
タ演算処理部の概略ブロック図

【図２】同実施例における左側マスク制御手段の部分回
路図

【図３】同実施例における右側マスク制御手段の部分回
路図

【図４】同実施例における左マスク、右マスク制御手段
の部分回路図

【図５】同実施例における左マスク、右マスク制御手段
の部分回路図

【図６】同実施例におけるマスク手段の回路図

【図７】
同実施例におけるビットバウンダリのソースデータを画
像データ記憶手段上に記憶した構成図

【図８】同実施例
におけるタイミング図

【図９】従来の画像形成装置のブ
ロック図

【図１０】従来例におけるデータシフト手段の
回路図

【図１１】従来例におけるデータシフト手段の回
路図

【図１２】従来例におけるデータシフト手段の回路
図

【図１３】従来例における演算手段の回路図

【図１４
】従来例におけるワードバウンダリのソースデータを画
像データ記憶手段上に記憶した構成図

【図１５】従来例
におけるシフト値＝４の場合の、ソースデータとシフト
の後のソースデータのｂｉｔ対応図

【図１６】従来例に
おけるタイミング図

【符号の説明】

１　　ＣＰＵ ２　　画像データ記憶手段 ３　　データシフト手段 ４　　演算手段 ５　　右側マスク制御手段 ６　　左側マスク制御手段 ７　　マスク手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　画像データを処理するマイクロプロセ
   ッサと、前記マイクロプロセッサにより処理された画像
   データを記憶する画像データ記憶手段と、前記マイクロ
   プロセッサが処理する画像データの左側をマスク制御す
   る左側マスク制御手段と、前記画像データの右側をマス
   ク制御する右側マスク制御手段と、前記左側マスク制御
   手段と前記右側マスク制御手段とにより画像データをマ
   スクするマスク手段と、マスクされた画像データをシフ
   トするデータシフト手段と、前記画像データを記憶手段
   に以前に記憶されていた画像データと前記マイクロプロ
   セッサにより処理され、マスクおよびシフトされた画像
   データとを論理演算する演算手段とを有する画像形成装
   置。