JPH04257105A - 混合回路 - Google Patents
混合回路Info
- Publication number
- JPH04257105A JPH04257105A JP3039210A JP3921091A JPH04257105A JP H04257105 A JPH04257105 A JP H04257105A JP 3039210 A JP3039210 A JP 3039210A JP 3921091 A JP3921091 A JP 3921091A JP H04257105 A JPH04257105 A JP H04257105A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- transistor
- base
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 108090001014 Insulin-like growth factor-binding protein 6 Proteins 0.000 description 2
- 102100029180 Insulin-like growth factor-binding protein 6 Human genes 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 108090000964 Insulin-like growth factor binding protein 2 Proteins 0.000 description 1
- 102100022710 Insulin-like growth factor-binding protein 2 Human genes 0.000 description 1
- 102220029346 rs34541442 Human genes 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路により構
成された差動増幅回路を用いた混合回路に関する。 【０００２】 【従来の技術】この種の混合回路の従来例として図２に
示すような回路がある。即ち、入力１に入力信号αを導
入する一方、入力２に入力信号αに含まれるノイズ信号
を入力信号βとして導入すると、出力には入力信号αか
らノイズ成分が除去された信号が現れるような構成とな
っている。 【０００３】 【発明が解決しようとする課題】しかしながら、上記従
来例による場合には、無視できない程度の大きさのオフ
セット電流が存在するという本質的な欠点がある。ここ
で図中点ａからトランジスタＱ１４ のベースに向けて
流れるオフセット電流Ｉ０ を求める。なお、全てのト
ランジスタにつきＮＰＮ型のトランジスタのベース電流
をＩＢＮ、ＰＮＰ型のトランジスタのベース電流をＩＢ
Ｐとする。 【０００４】点ａに流れ込む電流はトランジスタＱ７の
コレクタからの電流Ｉ１ である一方、点ａから流れ出
る電流はトランジスタＱ９のコレクタへの（ Ｉ２ −
ＩＢＮ ）、トランジスタＱ１４ のベースへの２ ・
Ｉ ＢＮ であるので、オフセット電流Ｉ０ は以下
の式で表される。 Ｉ０ ＝Ｉ１ −（Ｉ２ −ＩＢＮ＋２ ・ＩＢＮ）・
・・■【０００５】一方、電流Ｉ１ と電流Ｉ２ との
関係は抵抗Ｒ６に流れる電流より以下の式で表される。 Ｉ１ ＋２・ＩＢＰ＝Ｉ２ ＋６・ＩＢＮ ∴ Ｉ
２ ＝Ｉ１ ＋２・ＩＢＰ−６・ＩＢＮ ・・・■■
式を■式に代入すると、 Ｉ０ ＝Ｉ１ −〔（Ｉ１ ＋２・ＩＢＰ−６
・ＩＢＮ）＋２・ＩＢＮ〕 ＝−２・Ｉ
ＢＰ＋４・ＩＢＮ ・・・■【０００６】即ち、■で
表される大きさのオフセット電流Ｉ０ が常に存在する
。このオフセット電流Ｉ０ の存在は、回路の高精度化
を妨げる要因となることは勿論、この影響を除去するた
めには何らかの回路を外部に設ける必要があった。 【０００７】本発明は上記事情に鑑みて創案されたもの
であり、その目的とするところは、オフセット電流を消
去し得る混合回路を提供することにある。 【０００８】 【課題を解決するための手段】本発明の請求項１にかか
る混合回路は、入力信号αを受ける入力バッファ回路と
、電源ラインとグランドラインとの間に直列に接続され
た第１、第２のカレントミラー回路と、第２のカレント
ミラー回路により電流バイアスされており、一方のトラ
ンジスタのベースには入力信号βが導入されている一方
、他方のトランジスタのベースにはバイアス電圧が導入
されており、且つ他方のトランジスタのコレクタには、
第１のカレントミラー回路の出力側トランジスタのコレ
クタ及び入力バッファ回路の出力が接続された差動増幅
回路と、第２のカレントミラー回路により電流バイアス
されており、差動増幅回路における他方のトランジスタ
のコレクタと入力バッファ回路との間に流れる出力電流
に応じた電圧を出力信号として出力する出力バッファ回
路と、第１のカレントミラー回路により電流バイアスさ
れており、前記出力電流のオフセット電流を打ち消す方
向に電流を流すオフセット電流補正回路を具備している
。 【０００９】本発明の請求項２にかかる混合回路は、第
１、第２のカレントミラー回路の入力側トランジスタの
エミッタ側に接続されており、第１、第２のカレントミ
ラー回路を構成するトランジスタのベース電流をグラン
ドラインに流す又は電源ラインから供給するオフセット
電流補正用のトランジスタを備えている。 【００１０】 【実施例】以下、本発明に混合回路の一実施例を図面を
参照して説明する。図１はバイポーラ半導体集積回路で
構成された混合回路の回路図である。入力１には入力信
号αが導入されている一方、入力２には入力信号αに畳
重するノイズ信号に同等な成分を有する入力信号βが導
入されている。 【００１１】図中Ｖｃｃ は電源ライン、ＧＮＤ はグ
ランドラインを示している。電源ラインＶｃｃ とグラ
ンドラインＧＮＤ との間には、カレントミラー回路Ｃ
、Ｄ （第１、第２のカレントミラー回路に相当する）
が抵抗Ｒ６を介して直列に接続されている。 【００１２】カレントミラー回路ＣはＰＮＰ型のトラン
ジスタＱ２、Ｑ１、Ｑ３、Ｑ７、Ｑ１２ 、抵抗Ｒ４、
Ｒ５、Ｒ２、Ｒ１を有しており、Ｒ１＝Ｒ２＝Ｒ４＝Ｒ
５であることから、各トランジスタＱ１、Ｑ２、Ｑ７、
Ｑ１２ の各コレクタ電流はＩ１ となっている。ただ
、トランジスタＱ２のコレクタ側にはオフセット電流補
正用としてトランジスタＱ３が接続されており、従来回
路とは異なり、トランジスタＱ１、Ｑ２、Ｑ７、Ｑ１２
のベース電流がトランジスタＱ３を介してグランドラ
インＧＮＤ に流れるようになっている。 【００１３】カレントミラー回路Ｄはカレントミラー回
路Ｃと同様な回路構成となっており、ＮＰＮ型のトラン
ジスタＱ６、Ｑ５、Ｑ１１ 、Ｑ１０ 、Ｑ１５（×２
）、Ｑ１７ 、抵抗Ｒ８、Ｒ７、Ｒ１０ 、Ｒ１１ 、
Ｒ１５ 、Ｒ１６ を有している。Ｒ１６ ＝Ｒ１１
＝Ｒ１０ ＝Ｒ８＝Ｒ７＝Ｒ 、Ｒ１５ ＝Ｒ／２ で
あることから、各トランジスタＱ６、Ｑ５、Ｑ１１ 、
Ｑ１０ 、Ｑ１５（×２）、Ｑ１７ のコレクタ電流は
Ｉ２ となっている。ただ、トランジスタＱ３のコレク
タ側にはトランジスタＱ４が接続されており、従来回路
と違ってトランジスタＱ６、Ｑ５、Ｑ１１ 、Ｑ１０
、Ｑ１５（×２）、Ｑ１７ の各ベース電流はその殆ど
がトランジスタＱ３を介して電源ラインＶｃｃ から流
れる込むようになっている。トランジスタＱ６、Ｑ１０
、Ｑ１１ により構成されるカレントミラー回路は次
に説明する差動増幅回路Ｂの定電流源回路として機能す
るようになっている。 【００１４】差動増幅回路ＢはトランジスタＱ８（ 一
方のトランジスタに相当する）、トランジスタＱ９（
他方のトランジスタに相当する） 、抵抗Ｒ１２ 、Ｒ
１４ 、Ｒ１３ 、Ｒ３、Ｒ９、コンデンサＣ１を有し
ている。トランジスタＱ８のベース側には抵抗Ｒ１２
、Ｒ１４ 、コンデンサＣ１からなるバイアス回路が接
続されている。トランジスタＱ９のベースには入力信号
βが導入されており、抵抗Ｒ３、Ｒ９からなるバイアス
回路が接続されている。Ｒ３＝Ｒ１４ 、Ｒ１２ ＝Ｒ
９であり、トランジスタＱ８、Ｑ９のベースバイアス電
圧は等しく設定されている。 【００１５】トランジスタＱ９のコレクタ（図中ａ点）
にはカレントミラー回路ＣにおけるトランジスタＱ７の
他に、次に説明する入力バッファ回路Ａ、出力バッファ
回路Ｅ、オフセット電流補正回路Ｆが夫々接続されてい
る。 【００１６】入力バッファ回路ＡはトランジスタＱ１６
、抵抗Ｒ１７ を有する回路となっており、トランジ
スタＱ１６ のベースに入力信号αが導入されている。 トランジスタＱ１６ のエミッタ側にはトランジスタＱ
１７ のコレクタが接続されている。即ち、ａ点の電位
は入力信号αの電圧からトランジスタＱ１６ のベース
・エミッタ間電圧を差し引いた値に保たれる。 【００１７】出力バッファ回路ＥはＮＰＮ型のトランジ
スタＱ１４ （ ×２）からなる回路であって、そのエ
ミッタ側には出力の他にトランジスタＱ１５（×２）の
コレクタが接続されている。即ち、ａ 点からトランジ
スタＱ１４ のベースに流れる電流に応じた電圧を出力
するようになっている。 【００１８】オフセット電流補正回路Ｆは、トランジス
タＱ９のコレクタとトランジスタＱ１４ のベースとの
間に設けられたＰＮＰ型のトランジスタＱ１３ を有す
る回路となっており、トランジスタＱ１３ のコレクタ
はグランドラインＧＮＤ に接続されている一方、トラ
ンジスタＱ１３ のエミッタ側はトランジスタＱ１２
のコレクタが接続されている。即ち、トランジスタＱ１
３ のベース電流によりａ 点からトランジスタＱ１４
のベースに流れる電流を減じるようになっている。 【００１９】以上のように構成された混合回路によりオ
フセット電流を打ち消すことができる原理について説明
する。なお、全てのトランジスタにつきＮＰＮ型のトラ
ンジスタのベース電流をＩＢＮ、ＰＮＰ型のトランジス
タのベース電流をＩＢＰとする。まず、点ａからトラン
ジスタＱ１４のベースに向けて流れるオフセット電流Ｉ
０ を求める。 【００２０】点ａに流れ込む電流は、トランジスタＱ７
のコレクタからの電流Ｉ１ 、トランジスタＱ１３ の
ベースからの電流ＩＢＰである一方、点ａから流れ出る
電流は、トランジスタＱ９のコレクタへの（ Ｉ２ −
ＩＢＮ ）、トランジスタＱ１４ のベースへの２ ・
Ｉ ＢＮ である。従って、オフセット電流Ｉ０ は
以下の式で表される。 Ｉ０ ＝Ｉ１ ＋ＩＢＰ−２ ・ＩＢＮ−（ Ｉ２
−ＩＢＮ ） ・・・■ 【００２１】一方
、電流Ｉ１ と電流Ｉ２ との関係は抵抗Ｒ６に流れる
電流より以下の式で表される。 ■式を■式に代入すると、 Ｉ０ ＝Ｉ１ ＋ＩＢＰ−（２・ＩＢＮ ）−
（ Ｉ１ ＋ＩＢＰ−ＩＢＮ−ＩＢＮ ） ＝０ 【
００２２】即ち、以上のように構成された混合回路では
オフセット電流を完全に打ち消すことができ、高精度な
出力信号を得ることができる。なお、本発明にかかる混
合回路は上記実施例に限定されず、オフセット電流補正
回路についてはオフセット電流Ｉ０ を打ち消す方向に
電流を流すものであれば如何なる構成でもかまわない。 【００２３】 【発明の効果】以上、本発明の請求項１の混合回路によ
る場合には、オフセット電流を打ち消す方向に電流を流
すオフセット電流補正回路を備える構成となっているの
で、オフセット電流を小さくすることができ、回路の高
精度化を図る上で大きなメリットがある。また、本発明
の請求項２の混合回路による場合には、第１、第２のカ
レントミラー回路を構成するトランジスタのベース電流
をグランドラインに流す又は電源ラインから供給するオ
フセット電流補正用のトランジスタを備える構成となっ
ているので、オフセット電流を更に小さくすることがで
き、回路の高精度化を更に推進することができ、オフセ
ットの影響を除去するために何らかの回路を外部に設け
るという必要もなくなる。
成された差動増幅回路を用いた混合回路に関する。 【０００２】 【従来の技術】この種の混合回路の従来例として図２に
示すような回路がある。即ち、入力１に入力信号αを導
入する一方、入力２に入力信号αに含まれるノイズ信号
を入力信号βとして導入すると、出力には入力信号αか
らノイズ成分が除去された信号が現れるような構成とな
っている。 【０００３】 【発明が解決しようとする課題】しかしながら、上記従
来例による場合には、無視できない程度の大きさのオフ
セット電流が存在するという本質的な欠点がある。ここ
で図中点ａからトランジスタＱ１４ のベースに向けて
流れるオフセット電流Ｉ０ を求める。なお、全てのト
ランジスタにつきＮＰＮ型のトランジスタのベース電流
をＩＢＮ、ＰＮＰ型のトランジスタのベース電流をＩＢ
Ｐとする。 【０００４】点ａに流れ込む電流はトランジスタＱ７の
コレクタからの電流Ｉ１ である一方、点ａから流れ出
る電流はトランジスタＱ９のコレクタへの（ Ｉ２ −
ＩＢＮ ）、トランジスタＱ１４ のベースへの２ ・
Ｉ ＢＮ であるので、オフセット電流Ｉ０ は以下
の式で表される。 Ｉ０ ＝Ｉ１ −（Ｉ２ −ＩＢＮ＋２ ・ＩＢＮ）・
・・■【０００５】一方、電流Ｉ１ と電流Ｉ２ との
関係は抵抗Ｒ６に流れる電流より以下の式で表される。 Ｉ１ ＋２・ＩＢＰ＝Ｉ２ ＋６・ＩＢＮ ∴ Ｉ
２ ＝Ｉ１ ＋２・ＩＢＰ−６・ＩＢＮ ・・・■■
式を■式に代入すると、 Ｉ０ ＝Ｉ１ −〔（Ｉ１ ＋２・ＩＢＰ−６
・ＩＢＮ）＋２・ＩＢＮ〕 ＝−２・Ｉ
ＢＰ＋４・ＩＢＮ ・・・■【０００６】即ち、■で
表される大きさのオフセット電流Ｉ０ が常に存在する
。このオフセット電流Ｉ０ の存在は、回路の高精度化
を妨げる要因となることは勿論、この影響を除去するた
めには何らかの回路を外部に設ける必要があった。 【０００７】本発明は上記事情に鑑みて創案されたもの
であり、その目的とするところは、オフセット電流を消
去し得る混合回路を提供することにある。 【０００８】 【課題を解決するための手段】本発明の請求項１にかか
る混合回路は、入力信号αを受ける入力バッファ回路と
、電源ラインとグランドラインとの間に直列に接続され
た第１、第２のカレントミラー回路と、第２のカレント
ミラー回路により電流バイアスされており、一方のトラ
ンジスタのベースには入力信号βが導入されている一方
、他方のトランジスタのベースにはバイアス電圧が導入
されており、且つ他方のトランジスタのコレクタには、
第１のカレントミラー回路の出力側トランジスタのコレ
クタ及び入力バッファ回路の出力が接続された差動増幅
回路と、第２のカレントミラー回路により電流バイアス
されており、差動増幅回路における他方のトランジスタ
のコレクタと入力バッファ回路との間に流れる出力電流
に応じた電圧を出力信号として出力する出力バッファ回
路と、第１のカレントミラー回路により電流バイアスさ
れており、前記出力電流のオフセット電流を打ち消す方
向に電流を流すオフセット電流補正回路を具備している
。 【０００９】本発明の請求項２にかかる混合回路は、第
１、第２のカレントミラー回路の入力側トランジスタの
エミッタ側に接続されており、第１、第２のカレントミ
ラー回路を構成するトランジスタのベース電流をグラン
ドラインに流す又は電源ラインから供給するオフセット
電流補正用のトランジスタを備えている。 【００１０】 【実施例】以下、本発明に混合回路の一実施例を図面を
参照して説明する。図１はバイポーラ半導体集積回路で
構成された混合回路の回路図である。入力１には入力信
号αが導入されている一方、入力２には入力信号αに畳
重するノイズ信号に同等な成分を有する入力信号βが導
入されている。 【００１１】図中Ｖｃｃ は電源ライン、ＧＮＤ はグ
ランドラインを示している。電源ラインＶｃｃ とグラ
ンドラインＧＮＤ との間には、カレントミラー回路Ｃ
、Ｄ （第１、第２のカレントミラー回路に相当する）
が抵抗Ｒ６を介して直列に接続されている。 【００１２】カレントミラー回路ＣはＰＮＰ型のトラン
ジスタＱ２、Ｑ１、Ｑ３、Ｑ７、Ｑ１２ 、抵抗Ｒ４、
Ｒ５、Ｒ２、Ｒ１を有しており、Ｒ１＝Ｒ２＝Ｒ４＝Ｒ
５であることから、各トランジスタＱ１、Ｑ２、Ｑ７、
Ｑ１２ の各コレクタ電流はＩ１ となっている。ただ
、トランジスタＱ２のコレクタ側にはオフセット電流補
正用としてトランジスタＱ３が接続されており、従来回
路とは異なり、トランジスタＱ１、Ｑ２、Ｑ７、Ｑ１２
のベース電流がトランジスタＱ３を介してグランドラ
インＧＮＤ に流れるようになっている。 【００１３】カレントミラー回路Ｄはカレントミラー回
路Ｃと同様な回路構成となっており、ＮＰＮ型のトラン
ジスタＱ６、Ｑ５、Ｑ１１ 、Ｑ１０ 、Ｑ１５（×２
）、Ｑ１７ 、抵抗Ｒ８、Ｒ７、Ｒ１０ 、Ｒ１１ 、
Ｒ１５ 、Ｒ１６ を有している。Ｒ１６ ＝Ｒ１１
＝Ｒ１０ ＝Ｒ８＝Ｒ７＝Ｒ 、Ｒ１５ ＝Ｒ／２ で
あることから、各トランジスタＱ６、Ｑ５、Ｑ１１ 、
Ｑ１０ 、Ｑ１５（×２）、Ｑ１７ のコレクタ電流は
Ｉ２ となっている。ただ、トランジスタＱ３のコレク
タ側にはトランジスタＱ４が接続されており、従来回路
と違ってトランジスタＱ６、Ｑ５、Ｑ１１ 、Ｑ１０
、Ｑ１５（×２）、Ｑ１７ の各ベース電流はその殆ど
がトランジスタＱ３を介して電源ラインＶｃｃ から流
れる込むようになっている。トランジスタＱ６、Ｑ１０
、Ｑ１１ により構成されるカレントミラー回路は次
に説明する差動増幅回路Ｂの定電流源回路として機能す
るようになっている。 【００１４】差動増幅回路ＢはトランジスタＱ８（ 一
方のトランジスタに相当する）、トランジスタＱ９（
他方のトランジスタに相当する） 、抵抗Ｒ１２ 、Ｒ
１４ 、Ｒ１３ 、Ｒ３、Ｒ９、コンデンサＣ１を有し
ている。トランジスタＱ８のベース側には抵抗Ｒ１２
、Ｒ１４ 、コンデンサＣ１からなるバイアス回路が接
続されている。トランジスタＱ９のベースには入力信号
βが導入されており、抵抗Ｒ３、Ｒ９からなるバイアス
回路が接続されている。Ｒ３＝Ｒ１４ 、Ｒ１２ ＝Ｒ
９であり、トランジスタＱ８、Ｑ９のベースバイアス電
圧は等しく設定されている。 【００１５】トランジスタＱ９のコレクタ（図中ａ点）
にはカレントミラー回路ＣにおけるトランジスタＱ７の
他に、次に説明する入力バッファ回路Ａ、出力バッファ
回路Ｅ、オフセット電流補正回路Ｆが夫々接続されてい
る。 【００１６】入力バッファ回路ＡはトランジスタＱ１６
、抵抗Ｒ１７ を有する回路となっており、トランジ
スタＱ１６ のベースに入力信号αが導入されている。 トランジスタＱ１６ のエミッタ側にはトランジスタＱ
１７ のコレクタが接続されている。即ち、ａ点の電位
は入力信号αの電圧からトランジスタＱ１６ のベース
・エミッタ間電圧を差し引いた値に保たれる。 【００１７】出力バッファ回路ＥはＮＰＮ型のトランジ
スタＱ１４ （ ×２）からなる回路であって、そのエ
ミッタ側には出力の他にトランジスタＱ１５（×２）の
コレクタが接続されている。即ち、ａ 点からトランジ
スタＱ１４ のベースに流れる電流に応じた電圧を出力
するようになっている。 【００１８】オフセット電流補正回路Ｆは、トランジス
タＱ９のコレクタとトランジスタＱ１４ のベースとの
間に設けられたＰＮＰ型のトランジスタＱ１３ を有す
る回路となっており、トランジスタＱ１３ のコレクタ
はグランドラインＧＮＤ に接続されている一方、トラ
ンジスタＱ１３ のエミッタ側はトランジスタＱ１２
のコレクタが接続されている。即ち、トランジスタＱ１
３ のベース電流によりａ 点からトランジスタＱ１４
のベースに流れる電流を減じるようになっている。 【００１９】以上のように構成された混合回路によりオ
フセット電流を打ち消すことができる原理について説明
する。なお、全てのトランジスタにつきＮＰＮ型のトラ
ンジスタのベース電流をＩＢＮ、ＰＮＰ型のトランジス
タのベース電流をＩＢＰとする。まず、点ａからトラン
ジスタＱ１４のベースに向けて流れるオフセット電流Ｉ
０ を求める。 【００２０】点ａに流れ込む電流は、トランジスタＱ７
のコレクタからの電流Ｉ１ 、トランジスタＱ１３ の
ベースからの電流ＩＢＰである一方、点ａから流れ出る
電流は、トランジスタＱ９のコレクタへの（ Ｉ２ −
ＩＢＮ ）、トランジスタＱ１４ のベースへの２ ・
Ｉ ＢＮ である。従って、オフセット電流Ｉ０ は
以下の式で表される。 Ｉ０ ＝Ｉ１ ＋ＩＢＰ−２ ・ＩＢＮ−（ Ｉ２
−ＩＢＮ ） ・・・■ 【００２１】一方
、電流Ｉ１ と電流Ｉ２ との関係は抵抗Ｒ６に流れる
電流より以下の式で表される。 ■式を■式に代入すると、 Ｉ０ ＝Ｉ１ ＋ＩＢＰ−（２・ＩＢＮ ）−
（ Ｉ１ ＋ＩＢＰ−ＩＢＮ−ＩＢＮ ） ＝０ 【
００２２】即ち、以上のように構成された混合回路では
オフセット電流を完全に打ち消すことができ、高精度な
出力信号を得ることができる。なお、本発明にかかる混
合回路は上記実施例に限定されず、オフセット電流補正
回路についてはオフセット電流Ｉ０ を打ち消す方向に
電流を流すものであれば如何なる構成でもかまわない。 【００２３】 【発明の効果】以上、本発明の請求項１の混合回路によ
る場合には、オフセット電流を打ち消す方向に電流を流
すオフセット電流補正回路を備える構成となっているの
で、オフセット電流を小さくすることができ、回路の高
精度化を図る上で大きなメリットがある。また、本発明
の請求項２の混合回路による場合には、第１、第２のカ
レントミラー回路を構成するトランジスタのベース電流
をグランドラインに流す又は電源ラインから供給するオ
フセット電流補正用のトランジスタを備える構成となっ
ているので、オフセット電流を更に小さくすることがで
き、回路の高精度化を更に推進することができ、オフセ
ットの影響を除去するために何らかの回路を外部に設け
るという必要もなくなる。
【図１】本発明の混合回路の一実施例を説明するための
回路図である。
回路図である。
【図２】従来の混合回路を説明するための図１に対応す
る図である。
る図である。
α 入力信号
β 入力信号
Ａ 入力バッファ回路
Ｂ 差動増幅回路
Ｃ カレントミラー回路
Ｑ３ トランジスタ
Ｄ カレントミラー回路
Ｑ４ トランジスタ
Ｅ 出力バッファ回路
Ｆ オフセット電流補正回路
Claims (2)
- 【請求項１】 入力信号αを受ける入力バッファ回路
と、電源ラインとグランドラインとの間に直列に接続さ
れた第１、第２のカレントミラー回路と、第２のカレン
トミラー回路により電流バイアスされており、一方のト
ランジスタのベースには入力信号βが導入されている一
方、他方のトランジスタのベースにはバイアス電圧が導
入されており、且つ他方のトランジスタのコレクタには
、第１のカレントミラー回路の出力側トランジスタのコ
レクタ及び入力バッファ回路の出力が接続された差動増
幅回路と、第２のカレントミラー回路により電流バイア
スされており、差動増幅回路における他方のトランジス
タのコレクタと入力バッファ回路との間に流れる出力電
流に応じた電圧を出力信号として出力する出力バッファ
回路と、第１のカレントミラー回路により電流バイアス
されており、前記出力電流のオフセット電流を打ち消す
方向に電流を流すオフセット電流補正回路を具備してい
ることを特徴とする混合回路。 - 【請求項２】 第１、第２のカレントミラー回路の入
力側トランジスタのエミッタ側に接続されており、第１
、第２のカレントミラー回路を構成するトランジスタの
ベース電流をグランドラインに流す又は電源ラインから
供給するオフセット電流補正用のトランジスタを備える
請求項１記載の混合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039210A JPH04257105A (ja) | 1991-02-08 | 1991-02-08 | 混合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039210A JPH04257105A (ja) | 1991-02-08 | 1991-02-08 | 混合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257105A true JPH04257105A (ja) | 1992-09-11 |
Family
ID=12546778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039210A Pending JPH04257105A (ja) | 1991-02-08 | 1991-02-08 | 混合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257105A (ja) |
-
1991
- 1991-02-08 JP JP3039210A patent/JPH04257105A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS605085B2 (ja) | カレントミラ−回路 | |
| JPH0476524B2 (ja) | ||
| JP3110502B2 (ja) | カレント・ミラー回路 | |
| JPH04257105A (ja) | 混合回路 | |
| JP4587540B2 (ja) | 定電流回路 | |
| JPH0954149A (ja) | 半導体磁電変換装置 | |
| JPH0851324A (ja) | バッファアンプ | |
| JP3400354B2 (ja) | 電流源回路 | |
| JPH06326527A (ja) | 増幅回路 | |
| JPH03112214A (ja) | 電圧比較回路 | |
| JP2935781B2 (ja) | 等価フローティング抵抗回路 | |
| JPS59108411A (ja) | 電流源回路 | |
| JP3161929B2 (ja) | 電圧変換回路 | |
| JPS6325769Y2 (ja) | ||
| JP4128282B2 (ja) | 増幅回路 | |
| JPS62173808A (ja) | バツフアアンプ | |
| JP3406468B2 (ja) | 定電圧発生回路 | |
| JP2609617B2 (ja) | 電流発生回路 | |
| JP2567869B2 (ja) | 電圧／電流変換回路 | |
| JP3294355B2 (ja) | 電流源回路 | |
| JPS634962B2 (ja) | ||
| JPH0363246B2 (ja) | ||
| JPH05108182A (ja) | 電流ミラー回路 | |
| JPS6016708A (ja) | 差動アンプの入力回路 | |
| JPS6123690B2 (ja) |