JPH04255424A - 電源回路 - Google Patents
電源回路Info
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- JPH04255424A JPH04255424A JP3014630A JP1463091A JPH04255424A JP H04255424 A JPH04255424 A JP H04255424A JP 3014630 A JP3014630 A JP 3014630A JP 1463091 A JP1463091 A JP 1463091A JP H04255424 A JPH04255424 A JP H04255424A
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- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices for plural loads
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は複数個の回路ブロックの
電源回路に関し、特に給電される最高電圧を電圧分割し
て、各回路ブロックの電源端子に給電する場合において
、その電源回路構成に関するものである。
電源回路に関し、特に給電される最高電圧を電圧分割し
て、各回路ブロックの電源端子に給電する場合において
、その電源回路構成に関するものである。
【０００２】
【従来の技術】図５は従来の複数個の回路ブロックの電
源回路構成であり、正側電源端子Ｖ＋ （２） が最高
電位である電圧源ＶＣＣに接続された回路ブロックＣ（
２） と、この回路ブロックＣ（２） の負側電源端子
Ｖ− （２） が負電源回路端子ＶＥ（１）となるエミ
ッタに接続され、又コレクタが最低電位ＧＮＤに接続さ
れたＰＮＰトランジスタＱＰ（１）と、負側電源端子Ｖ
− （１） がＧＮＤに接続された回路ブロックＣ（１
） と、正電源回路端子ＶＣ（１）となるエミッタがこ
の回路ブロックＣ（１） の正側電源端子Ｖ＋ （１）
に接続され、又、コレクタが電圧源ＶＣＣに接続され
たＮＰＮトランジスタＱｎ（１）とから構成され、これ
らトランジスタＱＰ（１）とＱｎ（１）のベースは互い
に共通接続され、かつ電圧源ＶＣＣより低い電圧の電圧
源ＶＲ（１）に接続されている。ここで回路ブロックＣ
（１） ，Ｃ（２） の入出力電圧範囲が、回路ブロッ
クＣ（２） では電圧源ＶＲ（１）の電圧以上でかつ電
圧源ＶＣＣの電圧以下、回路ブロックＣ（１） が電圧
源ＶＲ（１）の電圧以下でかつＧＮＤ以上、というよう
に限定されている場合、図５で示したような構成にする
ことにより、回路ブロックＣ（１） ，Ｃ（２） 各々
の耐圧設計が楽になる。このことは特に全体として高回
路耐圧を要求されるような回路の設計をより容易にする
ものであり、回路ブロックＣ（１） ，Ｃ（２） で使
用する素子の耐圧は電圧源ＶＣＣの電圧以下であっても
、電圧源ＶＣＣの電圧に対する耐圧をもった回路が実現
できる。ここで回路ブロックＣ（２） の正側電源電圧
は電圧源ＶＣＣの電圧であり、負側電源電圧は約ＶＲ（
１）＋０．７（Ｖ）の電源電圧となる。従って回路ブロ
ックＣ（２） にはＶＣＣ−ＶＲ（１）−０．７（Ｖ）
の電圧しかかからず、回路ブロックＣ（２） で使用す
る内部素子耐圧は最大ＶＣＣ−ＶＲ（１）−０．７（Ｖ
）あればよいことになる。同様にして、回路ブロックＣ
（１） の負側電源電圧はＧＮＤであるが、正側電源電
圧は約ＶＲ（１）−０．７（Ｖ）となり、回路ブロック
Ｃ（１） で使用する内部素子耐圧は最大ＶＲ（１）−
０．７（Ｖ）あればよいことがわかる。
源回路構成であり、正側電源端子Ｖ＋ （２） が最高
電位である電圧源ＶＣＣに接続された回路ブロックＣ（
２） と、この回路ブロックＣ（２） の負側電源端子
Ｖ− （２） が負電源回路端子ＶＥ（１）となるエミ
ッタに接続され、又コレクタが最低電位ＧＮＤに接続さ
れたＰＮＰトランジスタＱＰ（１）と、負側電源端子Ｖ
− （１） がＧＮＤに接続された回路ブロックＣ（１
） と、正電源回路端子ＶＣ（１）となるエミッタがこ
の回路ブロックＣ（１） の正側電源端子Ｖ＋ （１）
に接続され、又、コレクタが電圧源ＶＣＣに接続され
たＮＰＮトランジスタＱｎ（１）とから構成され、これ
らトランジスタＱＰ（１）とＱｎ（１）のベースは互い
に共通接続され、かつ電圧源ＶＣＣより低い電圧の電圧
源ＶＲ（１）に接続されている。ここで回路ブロックＣ
（１） ，Ｃ（２） の入出力電圧範囲が、回路ブロッ
クＣ（２） では電圧源ＶＲ（１）の電圧以上でかつ電
圧源ＶＣＣの電圧以下、回路ブロックＣ（１） が電圧
源ＶＲ（１）の電圧以下でかつＧＮＤ以上、というよう
に限定されている場合、図５で示したような構成にする
ことにより、回路ブロックＣ（１） ，Ｃ（２） 各々
の耐圧設計が楽になる。このことは特に全体として高回
路耐圧を要求されるような回路の設計をより容易にする
ものであり、回路ブロックＣ（１） ，Ｃ（２） で使
用する素子の耐圧は電圧源ＶＣＣの電圧以下であっても
、電圧源ＶＣＣの電圧に対する耐圧をもった回路が実現
できる。ここで回路ブロックＣ（２） の正側電源電圧
は電圧源ＶＣＣの電圧であり、負側電源電圧は約ＶＲ（
１）＋０．７（Ｖ）の電源電圧となる。従って回路ブロ
ックＣ（２） にはＶＣＣ−ＶＲ（１）−０．７（Ｖ）
の電圧しかかからず、回路ブロックＣ（２） で使用す
る内部素子耐圧は最大ＶＣＣ−ＶＲ（１）−０．７（Ｖ
）あればよいことになる。同様にして、回路ブロックＣ
（１） の負側電源電圧はＧＮＤであるが、正側電源電
圧は約ＶＲ（１）−０．７（Ｖ）となり、回路ブロック
Ｃ（１） で使用する内部素子耐圧は最大ＶＲ（１）−
０．７（Ｖ）あればよいことがわかる。
【０００３】
【発明が解決しようとする課題】この従来の電源回路構
成では、内部素子の耐圧は低くても済むが、全体として
の消費電力は低減されないという問題点があった。すな
わち、従来例を示した図５において、回路ブロックＣ（
１） の回路電流をＩＣ（１）、回路ブロックＣ（２）
の回路電流をＩＣ（２）とすると、全体としての消費
電力ＰＯ はＰＯ ＝ＶＣＣ（ＩＣ（１）＋ＩＣ（２）
）…（１）となる。しかし、この消費電力ＰＯ の内ト
ランジスタＱｎ（１）とＱＰ（１）で消費される消費電
力ＰＯ（１）はＰＯ（１）＝（ＶＣＣ−ＶＲ（１）＋０
．７）ＩＣ（１）＋（ＶＲ（１）＋０．７）ＩＣ（２）
…（２） となり、この消費電力ＰＯ（１）の分は無駄な電力とな
る。
成では、内部素子の耐圧は低くても済むが、全体として
の消費電力は低減されないという問題点があった。すな
わち、従来例を示した図５において、回路ブロックＣ（
１） の回路電流をＩＣ（１）、回路ブロックＣ（２）
の回路電流をＩＣ（２）とすると、全体としての消費
電力ＰＯ はＰＯ ＝ＶＣＣ（ＩＣ（１）＋ＩＣ（２）
）…（１）となる。しかし、この消費電力ＰＯ の内ト
ランジスタＱｎ（１）とＱＰ（１）で消費される消費電
力ＰＯ（１）はＰＯ（１）＝（ＶＣＣ−ＶＲ（１）＋０
．７）ＩＣ（１）＋（ＶＲ（１）＋０．７）ＩＣ（２）
…（２） となり、この消費電力ＰＯ（１）の分は無駄な電力とな
る。
【０００４】本発明の目的は、前述したように内部素子
に必要な耐圧を低くでき、かつ消費電力の低減を図るこ
とにある。
に必要な耐圧を低くでき、かつ消費電力の低減を図るこ
とにある。
【０００５】
【課題を解決するための手段】本発明によれば、ベース
が互いに共通接続され、各々が互いに逆導電型の関係に
ある第１と第２のトランジスタを有し、この第１のトラ
ンジスタのコレクタと第２のトランジスタのエミッタと
を共通接続して第１の電源端子とし、第１のトランジス
タのエミッタを第２の電源端子とし、第１と第２のトラ
ンジスタの共通接続されたベースが回路に印加される最
高電位より低い電圧の電圧源に接続された電源回路を得
る。
が互いに共通接続され、各々が互いに逆導電型の関係に
ある第１と第２のトランジスタを有し、この第１のトラ
ンジスタのコレクタと第２のトランジスタのエミッタと
を共通接続して第１の電源端子とし、第１のトランジス
タのエミッタを第２の電源端子とし、第１と第２のトラ
ンジスタの共通接続されたベースが回路に印加される最
高電位より低い電圧の電圧源に接続された電源回路を得
る。
【０００６】本発明によれば、更に回路がＮ個の回路ブ
ロックから構成され、このＮ個の回路ブロックの第Ｎ番
目の回路ブロックの正側電源端子が最高電位に接続され
、又負側電源端子が前述の第１の電源端子に接続され、
このＮ個の回路ブロックの第Ｎ−１番目の回路ブロック
の正側電源端子が前述の第２の電源端子に接続され、こ
のＮ−１番目の回路ブロックの負側電源端子と、前述の
第２のトランジスタのコレクタと、別の回路で構成され
た前述の第１の電源端子に対応する第３の電源端子とが
共通接続されるように構成することもできる。また、前
述の最高電位と、前述の第１の電源端子との間に抵抗、
又は定電流源を接続することもできる。
ロックから構成され、このＮ個の回路ブロックの第Ｎ番
目の回路ブロックの正側電源端子が最高電位に接続され
、又負側電源端子が前述の第１の電源端子に接続され、
このＮ個の回路ブロックの第Ｎ−１番目の回路ブロック
の正側電源端子が前述の第２の電源端子に接続され、こ
のＮ−１番目の回路ブロックの負側電源端子と、前述の
第２のトランジスタのコレクタと、別の回路で構成され
た前述の第１の電源端子に対応する第３の電源端子とが
共通接続されるように構成することもできる。また、前
述の最高電位と、前述の第１の電源端子との間に抵抗、
又は定電流源を接続することもできる。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１は本発明の一実施例を示す回路図であ
り、Ｎ個の回路ブロックから構成されている回路におい
て、正側電源端子Ｖ＋ （Ｎ） が最高電位の電圧源Ｖ
ＣＣに接続された第Ｎ番目の回路ブロックＣ（Ｎ） と
、負電源回路端子ＶＥ（Ｎ−１）となるエミッタがこの
第Ｎ番目の回路ブロックＣ（Ｎ） の負電源Ｖ− （Ｎ
） 側に接続されたＰＮＰトランジスタＱＰ（Ｎ−１）
と、コレクタがこのＰＮＰトランジスタＱＰ（Ｎ−１）
のエミッタに、又ベースがＰＮＰトランジスタＱＰ（Ｎ
−１）のベースと共通接続されたＮＰＮトランジスタＱ
ｎ（Ｎ−１）と、正電源端子Ｖ＋ （Ｎ−１） が正電
源回路端子ＶＣ（Ｎ−１）となるＮＰＮトランジスタＱ
ｎ（Ｎ−１）のエミッタに接続された第Ｎ−１番目の回
路ブロックＣ（Ｎ−１） と、トランジスタＱＰ（Ｎ−
１）とＱｎ（Ｎ−１）のベースに共通接続され、かつ電
圧源ＶＣＣより低い電圧の定電圧源ＶＲ（Ｎ−１）とか
ら構成されている。そしてＰＮＰトランジスタＱＰ（Ｎ
−１）のコレクタとＮ−１番目の回路ブロックＣ（Ｎ−
１） の負側電源端子Ｖ− （Ｎ−１） とを共通接続
し、更にＰＮＰトランジスタＱＰ（Ｎ−１）と同様に接
続されたＰＮＰトランジスタＱＰ（Ｎ−２）のコレクタ
と、ＮＰＮトランジスタＱｎ（Ｎ−１）と同様に接続さ
れたＮＰＮトランジスタＱｎ（Ｎ−２）とにも共通接続
される。そして低い電圧の定電圧源ＶＲ（Ｎ−１）はＶ
ＣＣ＞ＶＲ（Ｎ−１）＞ＶＲ（Ｎ−２）＞…＞ＶＲ（１
）の関係にあるものとする。
り、Ｎ個の回路ブロックから構成されている回路におい
て、正側電源端子Ｖ＋ （Ｎ） が最高電位の電圧源Ｖ
ＣＣに接続された第Ｎ番目の回路ブロックＣ（Ｎ） と
、負電源回路端子ＶＥ（Ｎ−１）となるエミッタがこの
第Ｎ番目の回路ブロックＣ（Ｎ） の負電源Ｖ− （Ｎ
） 側に接続されたＰＮＰトランジスタＱＰ（Ｎ−１）
と、コレクタがこのＰＮＰトランジスタＱＰ（Ｎ−１）
のエミッタに、又ベースがＰＮＰトランジスタＱＰ（Ｎ
−１）のベースと共通接続されたＮＰＮトランジスタＱ
ｎ（Ｎ−１）と、正電源端子Ｖ＋ （Ｎ−１） が正電
源回路端子ＶＣ（Ｎ−１）となるＮＰＮトランジスタＱ
ｎ（Ｎ−１）のエミッタに接続された第Ｎ−１番目の回
路ブロックＣ（Ｎ−１） と、トランジスタＱＰ（Ｎ−
１）とＱｎ（Ｎ−１）のベースに共通接続され、かつ電
圧源ＶＣＣより低い電圧の定電圧源ＶＲ（Ｎ−１）とか
ら構成されている。そしてＰＮＰトランジスタＱＰ（Ｎ
−１）のコレクタとＮ−１番目の回路ブロックＣ（Ｎ−
１） の負側電源端子Ｖ− （Ｎ−１） とを共通接続
し、更にＰＮＰトランジスタＱＰ（Ｎ−１）と同様に接
続されたＰＮＰトランジスタＱＰ（Ｎ−２）のコレクタ
と、ＮＰＮトランジスタＱｎ（Ｎ−１）と同様に接続さ
れたＮＰＮトランジスタＱｎ（Ｎ−２）とにも共通接続
される。そして低い電圧の定電圧源ＶＲ（Ｎ−１）はＶ
ＣＣ＞ＶＲ（Ｎ−１）＞ＶＲ（Ｎ−２）＞…＞ＶＲ（１
）の関係にあるものとする。
【０００９】ここでＮ番目の回路ブロックＣ（Ｎ） は
電圧源ＶＣＣの電圧と低い電圧の定電圧源ＶＲ（Ｎ−１
）より０．７（Ｖ）高い電圧との間で動作すればよいも
のとし、同様にして第Ｎ−１番目の回路ブロックＣ（Ｎ
−１） はＶＲ（Ｎ−１）−０．７（Ｖ）とＶＲ（Ｎ−
２）＋０．７（Ｖ）との間で動作すればよいものとする
。以下第１番目の回路ブロックＣ（１） まで同様に、
ある一定の電圧範囲内でのみ動作すればよいものとする
。そして第Ｎ番目の回路ブロックＣ（Ｎ） の回路電流
をＩＣ（Ｎ）とし、以下同様に第Ｎ−１番目の回路ブロ
ックＣ（Ｎ−１） の回路電流をＩＣ（Ｎ−１）、第１
番目の回路ブロックＣ（１） の回路電流をＩＣ（１）
とするとＩＣ（Ｎ）＞ＩＣ（Ｎ−１），…，ＩＣ（１）
…（３）の条件を満たすことが必須である。ここで
ＰＮＰトランジスタＱＰ（Ｎ−１）のエミッタ電流をＩ
Ｅ（Ｎ−１）とすると、ＩＥ（Ｎ−１）＝ＩＣ（Ｎ）−
ＩＣ（Ｎ−１） …（４）となる。つまり、
第Ｎ−１番目の回路ブロックＣ（Ｎ−１） にとっては
第Ｎ番目の回路ブロックＣ（Ｎ） の回路電流ＩＣ（Ｎ
）の内自身の回路電流ＩＣ（Ｎ−１）の電流分が再利用
できる構成になっていて、残りはＰＮＰトランジスタＱ
Ｐ（Ｎ−１）でバイパスされる。
電圧源ＶＣＣの電圧と低い電圧の定電圧源ＶＲ（Ｎ−１
）より０．７（Ｖ）高い電圧との間で動作すればよいも
のとし、同様にして第Ｎ−１番目の回路ブロックＣ（Ｎ
−１） はＶＲ（Ｎ−１）−０．７（Ｖ）とＶＲ（Ｎ−
２）＋０．７（Ｖ）との間で動作すればよいものとする
。以下第１番目の回路ブロックＣ（１） まで同様に、
ある一定の電圧範囲内でのみ動作すればよいものとする
。そして第Ｎ番目の回路ブロックＣ（Ｎ） の回路電流
をＩＣ（Ｎ）とし、以下同様に第Ｎ−１番目の回路ブロ
ックＣ（Ｎ−１） の回路電流をＩＣ（Ｎ−１）、第１
番目の回路ブロックＣ（１） の回路電流をＩＣ（１）
とするとＩＣ（Ｎ）＞ＩＣ（Ｎ−１），…，ＩＣ（１）
…（３）の条件を満たすことが必須である。ここで
ＰＮＰトランジスタＱＰ（Ｎ−１）のエミッタ電流をＩ
Ｅ（Ｎ−１）とすると、ＩＥ（Ｎ−１）＝ＩＣ（Ｎ）−
ＩＣ（Ｎ−１） …（４）となる。つまり、
第Ｎ−１番目の回路ブロックＣ（Ｎ−１） にとっては
第Ｎ番目の回路ブロックＣ（Ｎ） の回路電流ＩＣ（Ｎ
）の内自身の回路電流ＩＣ（Ｎ−１）の電流分が再利用
できる構成になっていて、残りはＰＮＰトランジスタＱ
Ｐ（Ｎ−１）でバイパスされる。
【００１０】次に、図１の構成において、上記（３）式
が満足できない場合、すなわちＩＣ（Ｎ）＜ＩＣ（Ｎ−
１），…，ＩＣ（１）となる場合の対策回路を図２に示
す。すなわち、図１に示した回路のうち電圧源ＶＣＣと
ＮＰＮトランジスタＱｎ（Ｎ−１）のコレクタとの間に
抵抗Ｒ１ を挿入した回路となっている（図２において
図１と同じところは省略している）。この抵抗Ｒ１ に
流れる電流をＩＲ１とすると ＩＲ１＝（ＶＣＣ−Ｖ
Ｒ（Ｎ−１）−０．７）÷Ｒ１ …（５）
となり、 （ＩＣ（Ｎ−１），…，ＩＣ（１）の内の最大電流
）−ＩＣ（Ｎ）＜ＩＲ１ …（６）となるように
抵抗Ｒ１ の抵抗値を決めればよい。ここで抵抗Ｒ１は
回路電流ＩＣ（Ｎ−１）〜ＩＣ（１）での不足電流分を
補う働きをしている。そこで抵抗Ｒ１ の代りに、図３
に示すように定電流源ＩＯ の電流を挿入してもよい。 すなわち、図２の回路において抵抗Ｒ１ を定電流源Ｉ
Ｏ に置き換えており、それ以外は図２の回路と同様で
ある。この場合は、 （ＩＣ（Ｎ−１），…，ＩＣ（１）の内の最大電流
）−ＩＣ（Ｎ）＜ＩＯ …（７）となるように
定電流源ＩＯ の電流を決定すればよい。
が満足できない場合、すなわちＩＣ（Ｎ）＜ＩＣ（Ｎ−
１），…，ＩＣ（１）となる場合の対策回路を図２に示
す。すなわち、図１に示した回路のうち電圧源ＶＣＣと
ＮＰＮトランジスタＱｎ（Ｎ−１）のコレクタとの間に
抵抗Ｒ１ を挿入した回路となっている（図２において
図１と同じところは省略している）。この抵抗Ｒ１ に
流れる電流をＩＲ１とすると ＩＲ１＝（ＶＣＣ−Ｖ
Ｒ（Ｎ−１）−０．７）÷Ｒ１ …（５）
となり、 （ＩＣ（Ｎ−１），…，ＩＣ（１）の内の最大電流
）−ＩＣ（Ｎ）＜ＩＲ１ …（６）となるように
抵抗Ｒ１ の抵抗値を決めればよい。ここで抵抗Ｒ１は
回路電流ＩＣ（Ｎ−１）〜ＩＣ（１）での不足電流分を
補う働きをしている。そこで抵抗Ｒ１ の代りに、図３
に示すように定電流源ＩＯ の電流を挿入してもよい。 すなわち、図２の回路において抵抗Ｒ１ を定電流源Ｉ
Ｏ に置き換えており、それ以外は図２の回路と同様で
ある。この場合は、 （ＩＣ（Ｎ−１），…，ＩＣ（１）の内の最大電流
）−ＩＣ（Ｎ）＜ＩＯ …（７）となるように
定電流源ＩＯ の電流を決定すればよい。
【００１１】図４は、Ｎ個の回路ブロック中、第Ｍ番目
（Ｎ＞Ｍ≧１）の回路ブロックの回路電流ＩＣ（Ｍ）が
最大の時における他の実施例である。すなわち、第Ｍ番
目と第Ｍ＋１番目の回路ブロック（各々、Ｃ（Ｍ） と
Ｃ（Ｍ＋１） ）と、正電源回路端子ＶＣ（Ｍ）となる
エミッタが第Ｍ番目の回路ブロックＣ（Ｍ） の正電源
端子Ｖ＋ （Ｍ） に接続され、又コレクタが電圧源Ｖ
ＣＣに接続された第Ｍ番目のＮＰＮトランジスタＱｎ（
Ｍ）と、コレクタが第Ｍ番目の回路ブロックＣ（Ｍ）
の正電源端子Ｖ＋ （Ｍ） とＮＰＮトランジスタＱｎ
（Ｍ）のエミッタに共通接続され、負電源回路端子ＶＥ
（Ｍ）となるエミッタが第Ｍ＋１番目の回路ブロックＣ
（Ｍ＋１） の負電源端子Ｖ− （Ｍ＋１） に接続さ
れた第Ｍ番目のＰＮＰトランジスタＱＰ（Ｍ）とから構
成され、これらトランジスタＱｎ（Ｍ）とＱＰ（Ｍ）の
ベースを共通接続してＭ番目の定電圧源ＶＲ（Ｍ）に接
続されている。ここで第Ｍ番目と第Ｍ＋１番目の回路ブ
ロックＣ（Ｍ） とＣ（Ｍ＋１） の各回路電流を各々
、ＩＣ（Ｍ），ＩＣ（Ｍ＋１）とし、又ＮＰＮトランジ
スタＱｎ（Ｍ）のエミッタ電流をＩＥ（Ｍ）とするとＩ
Ｅ（Ｍ）＝ＩＣ（Ｍ）−ＩＣ（Ｍ＋１） …（８）と
なる。つまり第Ｍ番目の回路ブロックＣ（Ｍ） にとっ
て、上位から流れてくる電流では不足となる分をＮＰＮ
トランジスタＱｎ（Ｍ）を介して電圧源ＶＣＣから供給
していることになる。
（Ｎ＞Ｍ≧１）の回路ブロックの回路電流ＩＣ（Ｍ）が
最大の時における他の実施例である。すなわち、第Ｍ番
目と第Ｍ＋１番目の回路ブロック（各々、Ｃ（Ｍ） と
Ｃ（Ｍ＋１） ）と、正電源回路端子ＶＣ（Ｍ）となる
エミッタが第Ｍ番目の回路ブロックＣ（Ｍ） の正電源
端子Ｖ＋ （Ｍ） に接続され、又コレクタが電圧源Ｖ
ＣＣに接続された第Ｍ番目のＮＰＮトランジスタＱｎ（
Ｍ）と、コレクタが第Ｍ番目の回路ブロックＣ（Ｍ）
の正電源端子Ｖ＋ （Ｍ） とＮＰＮトランジスタＱｎ
（Ｍ）のエミッタに共通接続され、負電源回路端子ＶＥ
（Ｍ）となるエミッタが第Ｍ＋１番目の回路ブロックＣ
（Ｍ＋１） の負電源端子Ｖ− （Ｍ＋１） に接続さ
れた第Ｍ番目のＰＮＰトランジスタＱＰ（Ｍ）とから構
成され、これらトランジスタＱｎ（Ｍ）とＱＰ（Ｍ）の
ベースを共通接続してＭ番目の定電圧源ＶＲ（Ｍ）に接
続されている。ここで第Ｍ番目と第Ｍ＋１番目の回路ブ
ロックＣ（Ｍ） とＣ（Ｍ＋１） の各回路電流を各々
、ＩＣ（Ｍ），ＩＣ（Ｍ＋１）とし、又ＮＰＮトランジ
スタＱｎ（Ｍ）のエミッタ電流をＩＥ（Ｍ）とするとＩ
Ｅ（Ｍ）＝ＩＣ（Ｍ）−ＩＣ（Ｍ＋１） …（８）と
なる。つまり第Ｍ番目の回路ブロックＣ（Ｍ） にとっ
て、上位から流れてくる電流では不足となる分をＮＰＮ
トランジスタＱｎ（Ｍ）を介して電圧源ＶＣＣから供給
していることになる。
【００１２】
【発明の効果】以上説明したように本発明は、電位の高
い方で利用した電流をトランジスタを介し、もう一度電
位の低い方で再利用できるようにしたことにより、電力
を効率的に利用でき低消費電力化が図られるという効果
を有する。すなわち図１の実施例において全体の消費電
力ＰＯ は ＰＯ ＝ＶＣＣＩＣ（Ｎ） …（９）となる。こ
れを従来例の回路で実施したならば、全体の消費電力Ｐ
′Ｏ は Ｐ′Ｏ ＝ＶＣＣ（ＩＣ（Ｎ）＋ＩＣ（Ｎ−１）＋
…＋ＩＣ（１）） …（１０）となり、本発明に
よる回路の方がＶＣＣ（ＩＣ（Ｎ−１）＋…＋ＩＣ（１
））分、消費電力が低減できる。
い方で利用した電流をトランジスタを介し、もう一度電
位の低い方で再利用できるようにしたことにより、電力
を効率的に利用でき低消費電力化が図られるという効果
を有する。すなわち図１の実施例において全体の消費電
力ＰＯ は ＰＯ ＝ＶＣＣＩＣ（Ｎ） …（９）となる。こ
れを従来例の回路で実施したならば、全体の消費電力Ｐ
′Ｏ は Ｐ′Ｏ ＝ＶＣＣ（ＩＣ（Ｎ）＋ＩＣ（Ｎ−１）＋
…＋ＩＣ（１）） …（１０）となり、本発明に
よる回路の方がＶＣＣ（ＩＣ（Ｎ−１）＋…＋ＩＣ（１
））分、消費電力が低減できる。
【００１３】又、各ブロック内素子にかかる電圧が小さ
くでき、低耐圧の素子が利用できるという効果も有する
。
くでき、低耐圧の素子が利用できるという効果も有する
。
【図１】本発明の一実施例を示す回路図
【図２】本発明
の他の実施例を示す回路図
の他の実施例を示す回路図
【図３】本発明の更に他の実
施例を示す回路図
施例を示す回路図
【図４】本発明の更に他の実施例を示
す回路図
す回路図
【図５】従来例を示す回路図
Claims (3)
- 【請求項１】 ベースが互いに共通接続され、各々が
互いに逆導電型の関係にある第１と第２のトランジスタ
と、前記第１のトランジスタのコレクタと前記第２のト
ランジスタのエミッタとの共通接続端に接続された第１
の端子と、前記第１のトランジスタのエミッタに接続さ
れた第２の端子と、前記第１と第２のトランジスタの共
通接続されたベースに回路に印加される最高電位より低
い電圧を印加する電圧源とを有することを特徴とする電
源回路。 - 【請求項２】 回路が複数個の回路ブロックから構成
され、前記Ｎ個の回路ブロックの第Ｎ番目の回路ブロッ
クの正側電源端子が最高電位に接続され、又、負側電源
端子が対応する第１の端子に接続され、前記Ｎ個の回路
ブロックの第Ｎ−１番目の回路ブロックの正側電源端子
が第２の端子に接続され、前記第Ｎ−１番目の回路ブロ
ックの負側電源端子と、前記第２のトランジスタのコレ
クタと、別の回路で構成された前記第１の端子に対応す
る第３の端子とが共通接続されたことを特徴とする電源
回路。 - 【請求項３】 前記最高電位と前記第１の端子との間
に抵抗、又は定電流源が接続されたことを特徴とする請
求項２記載の電源回路。
Priority Applications (4)
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|---|---|---|---|
| JP3014630A JP2806050B2 (ja) | 1991-02-06 | 1991-02-06 | 電源回路 |
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| EP92300976A EP0498638B1 (en) | 1991-02-06 | 1992-02-05 | Power supply system for electric circuits different in operating voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014630A JP2806050B2 (ja) | 1991-02-06 | 1991-02-06 | 電源回路 |
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|---|---|
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|---|---|---|---|
| JP3014630A Expired - Lifetime JP2806050B2 (ja) | 1991-02-06 | 1991-02-06 | 電源回路 |
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