JPH02228128A - 差動型論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体論理集積回路技術′さらには規則論理
を構成する論理ゲート回路に適用して有効な技術に関し
、例えばマイクロコンピュータや信号処理プロセッサ等
大規模な規則論理を有する論理集積回路を構成するのに
好適な基本論理回路に関する。

［従来の技術］ 従来、ＭＯ８論理集積回路における論理ゲートとしでは
、一般に並列接続されたＰ−ＭＯＳの共通ドレイン端子
に直列形態のＮ−ＭＯＳを接続してなるＮＯＲゲートや
ＣＭＯＳインバータが使用されていた。これに対し、ア
イ・イー・イー、ジャーナル　オブ　ソリッドスデイト
　サーキッツ。

ニスシー２１、第１０８２頁〜第１０８７頁（１９８６
年）（ＩＥＥＥ　　Ｊ、５ｏｌｉｄ−３ｔａｔｅ　　Ｃ
１ｒｃｕｉｔｓ、５ｃ−２１，（１９８７）、ｐｐ１０
８２〜１０８７）において差動型論理回路が提案されて
いる。この手法を用いた場合の回路例を第２図に示す。

このうち第２図の回路例はＮＡＮＤゲート、第３図の回
路例はイタスミルーシブＯＲゲートをそれぞれ示してお
り、いずれもＰチャンネル形ＭＯ８ＦＥＴ　　Ｐｌ、Ｐ
、を負荷素子として、Ｎチャンネル形ＭＯ８ＦＥＴＮ１
〜Ｎ、の差動動作で正論理を行なうようにされている。

［発明が解決しようとする課題］ 上記のような差動型論理ゲートは、論理機能ごとに、Ｎ
チャンネル形ＭＯ８ＦＥＴの個数やＦＥＴ間の接続の仕
方が変わってくる。このため、そのような差動型論理ゲ
ートを用いて大規模な論理集積回路を実現するには、要
求される論理機能ごとに異なる論理ゲートを配置しなけ
ればならない。

その結果、同一の半導体集積回路装置で複数の論理機能
を実現する場合はもちろん、論理機能の一部を変更する
場合にも、拡散層、ゲート電極、コンタクトホール、ア
ルミ電極の位置や形が変わるため複数枚のマスクのパタ
ーンを変更しなければならず、開発期間が長くなるとい
う問題点があることが分かった。

本発明の目的は、マスクパターン１枚の変更のみで、要
求される種々の論理機能を同一の半導体集積回路装置上
に実現できるようにして、開発期間の短縮およびコスト
ダウンを図ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、２個のＮチャンネル形ＭＯ８ＦＥＴが直列接
続されたＦＥＴ列を４列設け、隣接する２つのＦＥＴ列
のドレイン電極を共通化して負荷ＭＯ８ＦＥＴに接続す
るとともに、奇数番目と偶数番目のＦＥＴ列のソース電
極をそれぞれ共通化して、第３のＮチャンネル形ＭＯ８
ＦＥＴ対に接続させたものを基本論理回路としてセルを
構成し、このセルを半導体チップ上にマトリックス状に
配置して、Ｎチャンネル形ＭＯ８ＦＥＴを選択的にデプ
レッション型ＭＯ５ＦＥＴもしくはエンハンスメント型
ＭＯ８ＦＥＴに変更させることによって所望の論理機能
を実現させるようにするものである。

［作用］ 上記した手段によれば、Ｎチャンネル形ＭＯ８ＦＥＴの
チャンネル部へイオン打込みを行なうか否かにより同一
セルのみで多様な論理機能を実現できるため、１枚のマ
スクパターンの変更のみで同一半導体チップ上に複数種
類の論理集積回路を形成したり、その論理の変更を行な
うことができる。

［実施例］ 第１図には本発明に係る差動型論理回路の一実施例が示
されている。

この実施例の論理回路は、Ｎチャンネル形ＭＯ８ＦＥＴ
　　Ａ、とＡ、、ＢｉとＢ、、Ｃ１とＣ２およびＤユと
Ｄ２をそれぞれ直列接続して、４個のＦＥＴ列ＣＬＩ、
Ｃｕ２．Ｃｕ３．Ｃｕ４を設け、隣り合うＦＥＴ列ＣＬ
ＩとＣｕ２（７）第１段目のＭｏ５ＦＥＴＡ１とＢ□お
よびＦＥＴ列ＣＬ３とＣｕ４の１段目のＭＯＳＦＥＴ　
　Ｃ１とＤｏのドレイン電極をそれぞれ共通化しである
。そして、この共通ドレイン端子と電源電圧Ｖｃｃとの
間に、Ｐチャンネル形ＭＯ８ＦＥＴ　　Ｐ工ｔＰｚがそ
れぞれ接続されている。上記Ｐチャンネル形ＭＯ８ＦＥ
Ｔ　　Ｐ□、Ｐ、のゲート端子には、互いに他方のＦＥ
Ｔのドレイン電圧が印加されるように接続されることに
より負荷素子として作用する。

さらに、上記各Ｎチャンネル形ＭＯ３ＦＥＴ列ＣＬＩ〜
ＣＬ４のうち奇数番目の列ＣＬＩとＣＬ３の２段目のＭ
ＯＳＦＥＴ　　Ａ２とＣ２のソース電極および偶数番目
の列ＣＬ２とＣＬ４の２段目のＭＯＳＦＥＴ　　Ｂ、と
Ｂ２のソース電極がそれぞれ共通化されている。そして
、これらの共通ソース端子と回路の接地点との間に、第
３のＮチャンネル形ＭＯ８ＦＥＴ対Ｎ１．　Ｎ２がそれ
ぞれ接続されている。

上記Ｎチャンネル形ＭＯ８ＦＥＴのうち、１段目のＭＯ
ＳＦＥＴ　　Ａ工、Ｂユ、Ｃ工ｔＤｉのゲート端子には
入力信号Ｘが共通に入力され、２段目のＭＯＳＦＥＴ　
　Ａ、、Ｂ、、Ｃ，、Ｄ、のゲート端子には、入力信号
Ｘの反転信号Ｘが共通に入力されるようになっている。

また、第３のＮチャンネル形ＭＯ８ＦＥＴ対Ｎ、とＮ２
のゲート端子には第２の入力信号Ｙとその反転信号Ｙが
各々入力され、Ｎチャンネル形Ｍ○５ＦＥＴ　Ａ１〜Ｄ
１とＰチャンネル形負荷ＭＯ３ＦＥＴ　　Ｐユ、Ｂ２と
の接続ノードロ工ｔ　Ｂ２から差動出力Ｑ、Ｑが取り出
されるように構成されている。

上記構成の差動型論理回路においては、論理段を構成す
るＮチャンネル形ＭＯ８ＦＥＴ　　Ａ工。

Ａ２〜Ｄ、、Ｂ２を次の表１に示すように選択的にエン
ハンスメント型ＭＯ８ＦＥＴからデプレッション型ＭＯ
８ＦＥＴに変更することによって、出力Ｑの論理値とし
て、論理和Ｘ＋Ｙや論理積Ｙ・ＸはもちろんＸまたはＹ
の１人力および２人力に対する全ての組み合わせである
１６通りの値を得ることができる。なお、ここでは、上
記Ｐチャンネル形負荷ＭＯ８ＦＥＴ　　Ｐｌ、Ｐ、と第
３のＮチャンネル形ＭＯ８ＦＥＴ対Ｎ工、Ｎ２はともに
エンハンスメント型とする。表１において符号Ｅはエン
ハンスメント型、符号りはデプレッション型を意味する
。

例えば、−例トシテ、ＭＯＳＦＥＴ　　Ａ、、Ａ、。

Ｂ１．Ｂ２をデプレッション型とし、Ｂ２．　Ｃ，、Ｃ
２、Ｄ□をエンハンスメント型とした場合を考えるとＡ
１．Ａ、、Ｂ工、Ｂ２は常にオンしているため入力信号
Ｙがロウレベルであれば、Ａ１−Ａ２−Ｎ。

が導通されて出力Ｑはロウレベルとなる。一方、入力信
号ＹがハイレベルであればＮ工がオン、Ｎ２がオフされ
るため、入力信号ＸがハイレベルのときにのみＤ□−り
、−Ｎ１の経路が導通されて出力Ｑはロウレベルとなり
、これによってＰ−ＭＯ８Ｐ１がオンされ出力Ｑはハイ
レベルとなる。これによって、論理積ｘ−Ｙが得られる
ことになる。

従って、上記構成の回路を基本論理回路セルとして、そ
のセルを半導体チップ上にマトリックス状に並べて配置
し、各セル内のエンハンスメント型Ｎチャンネル形ＭＯ
３ＦＥＴ　　Ａ、、Ａ、〜Ｄ１゜Ｂ２のうち適当なもの
を選択して、そのチャンネル部にリン等のイオン打込み
を行なってデプレッション型に変更することで所望の論
理機能を実現することができる。しかもこの場合、マス
クパターンを１枚変更するだけで論理機能を変えること
ができる。

なお、上記実施例では差動論理段を構成するＮチャンネ
ル形ＭＯ８ＦＥＴ　　Ａ□、Ａ２〜Ｄ工、Ｂ２をエンハ
ンスメント型からデプレッション型に変更するとしたが
、予めＭＯＳＦＥＴ　　Ａ、、Ａ２〜Ｄｔ、Ｄｚをすべ
てデプレッション型にしておいて、所望のＦＥＴのチャ
ンネル部にのみを選択的にボロン等を打ち込むことでエ
ンハンスメント型に変更させるようにしてもよい。

以上説明したように上記実施例は、２個のＮチャンネル
形ＭＯ８ＦＥＴが直列接続されたＦＥＴ列を４列設け、
隣接する２つのＦＥＴ列のドレイン電極を共通化して負
荷ＭＯ８ＦＥＴに接続するとともに、奇数番目と偶数番
目のＦＥＴ列のソース電極をそれぞれ共通化して、第３
のＮチャンネル形ＭＯ８ＦＥＴ対に接続させたものを基
本論理回路としてセルを構成し、このセルを半導体チッ
プ上にマトリックス状に配置して、Ｎチャンネル形ＭＯ
８ＦＥＴを選択的にデプレッション型ＭＯ８ＦＥＴもし
くはエンハンスメント型ＭＯ８ＦＥＴに変更させること
によって所望の論理機能を実現させるようにしたので、
Ｎチャンネル形ＭＯ８ＦＥＴのチャンネル部へイオン打
込みを行なうか否かにより同一セルのみで多様な論理機
能を実現できるため、１枚のマスクパターンの変更のみ
で同一半導体チップ上に複数種類の論理集積回路を形成
したり、その論理の変更を行なうことができ、開発期間
の短縮、コストダウンを図ることができるという効果が
ある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば上記実施例では２
人力の基本論理回路を図示して説明したが、基本論理回
路は２人カタイプのものに限定されず、論理部を構成す
るＮチャンネル形ＭＯ８ＦＥＴの縦積み段数やそのＦＥ
Ｔ列の数を増加させることで３人カタイプの差動型論理
回路を構成することも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である規則論理を有するＭ
Ｏ８半導体論理集積回路に適用した場合について説明し
たが、この発明はそれに限定されるものでなく、論理集
積回路一般に利用できる。特に、論理の変更、多様化を
図りたいような論理集積回路に有効である。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、マスクパターン１枚の変更のみで。

要求される種々の論理機能を同一の半導体集積回路装置
上に実現できるようになり、開発期間の短縮およびコス
トダウンを図ることができる。

【図面の簡単な説明】

第１図は本発明に係る差動型論理回路の一実施例を示す
回路図、 第２図および第３図は従来提案されている差動型論理回
路の構成例を示す回路図である。 Ｐｌ、Ｐ、・・・・負荷素子（Ｐチャンネル形ＭＯ５Ｆ
ＥＴ）、Ａ工、Ａ２〜Ｄ工、　Ｄ、、　Ｎ工、Ｎ２・・
・・Ｎチャンネル形ＭＯ８ＦＥＴ。 第１図

Claims (1)

1. 【特許請求の範囲】 １、複数の電界効果トランジスタが直列接続されてなる
   ＦＥＴ列を複数本有する論理部と、この論理部内のＦＥ
   Ｔ列の共通接続ノードと電源電圧端子間に接続された負
   荷素子とからなる差動型論理回路において、上記論理部
   を構成する電界効果トランジスタを選択的にデプレッシ
   ョン型もしくはエンハンスメント型に変更することによ
   り所望の論理を構成するようにしたことを特徴とする差
   動型論理回路。 ２、上記論理部を構成するトランジスタは、Ｎチャンネ
   ル形電界効果トランジスタであり、上記負荷素子はＰチ
   ャンネル形電界効果トランジスタであることを特徴とす
   る請求項１記載の差動型論理回路。 ３、上記論理部は、２個の電界効果トランジスタが直列
   接続されてなるＦＥＴ列が４列設けられ、そのうち、第
   １と第２のＦＥＴ列が第１の負荷素子に、また第３と第
   ４のＦＥＴ列が第２の負荷素子にそれぞれ共通接続され
   その制御端子に第１の入力信号もしくはその反転信号が
   印加されているとともに、第１と第３のＦＥＴ列および
   第２と第４のＦＥＴ列が、第２の入力信号とその反転信
   号が制御端子に印加されるようにされた第３の電界効果
   トランジスタ対にそれぞれ共通接続されていることを特
   徴とする請求項１または２記載の差動型論理回路。