JPH04253210A - タイミング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、タイミング信号を発生
するタイミング回路に関する。

【０００２】

【従来の技術】図３は従来のタイミング回路の一例であ
り、同図に示すタイミング回路は、複数のメモリボード
５１，５２に対するタイミング信号をメインボード６１
から供給するものである。メインボード６１はクロック
生成部６２からのクロック信号をアドレス生成部６３、
ライト信号生成部６４およびバッファ方向コントロール
信号生成部６５に供給し、アドレス生成部６３、ライト
信号生成部６４およびバッファ方向コントロール信号生
成部６５からそれぞれアドレス情報、ライト信号および
Ｉ／Ｏ制御信号を生成し、これらの信号をメモリボード
５１，５２に供給している。そして、各メモリボードで
は、アドレス情報をメモリ５３，７３のアドレス端子Ａ
に供給し、ライト信号をバッファ５４，７４およびセレ
クタ５５，７５を介してメモリ５３，７３の書き込み端
子Ｗに供給し、Ｉ／Ｏ制御信号をコントロール回路５６
，７６を介してドライバ５７，７７に供給し、これによ
りメモリ５３，７３に対する書き込みおよび読み出し動
作を行っている。

【０００３】

【発明が解決しようとする課題】上述した従来のタイミ
ング回路では、メインボード６１で生成されるライト信
号およびＩ／Ｏ制御信号等の各種タイミング信号をそれ
ぞれ並列に配線された別々のケーブルで供給するととも
に、各メモリボードではそれぞれ別々のバッファ５４，
７４を介して受けているため、配線容量や各素子の遅延
等が無視できず、これらのばらつきにより、例えばメイ
ンボード６１ではライト信号とＩ／Ｏ制御信号のタイミ
ングが正常であっても、メモリボード５１，５３におけ
るライト信号とＩ／Ｏ制御信号のタイミングが正確でな
いというようにライト信号とＩ／Ｏ制御信号のタイミン
グがずれるという問題がある。

【０００４】本発明は、上記に鑑みてなされたもので、
その目的とするところは、タイミングがずれない適確な
タイミング信号を発生するタイミング回路を提供するこ
とにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
、本発明のタイミング回路は、タイミング信号を特定す
るステート信号を生成するステート信号生成手段と、前
記ステート信号によって特定されるタイミング信号の一
連の動作を複数の区分に分割した区分情報として順次生
成する区分情報生成手段と、タイミング信号の前記複数
の区分に対する信号レベルをステート信号毎に記憶する
とともに、前記ステート信号で特定されるタイミング信
号を発生すべく該ステート信号および該タイミング信号
の区分情報をアドレスとして供給され、前記タイミング
信号の複数の区分に対する信号レベルを出力する記憶手
段とを有することを要旨とする。

【０００６】

【作用】本発明のタイミング回路では、タイミング信号
を特定するステート信号を生成し、タイミング信号の一
連の動作を複数の区分に分割した区分情報として順次生
成するとともに、タイミング信号の複数の区分に対する
信号レベルを記憶手段に記憶しておき、ステート信号お
よび区分情報をアドレスとして記憶手段に供給し、タイ
ミング信号の複数の区分に対する信号レベルを順次記憶
手段からタイミング信号として出力している。

【０００７】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。

【０００８】図１は本発明の一実施例に係わるタイミン
グ回路の構成を示すブロック図である。同図に示すタイ
ミング回路は、図３と同様に複数のメモリボード１，２
に対するタイミング信号をメインボード３から供給する
ものであり、メインボード３はメモリボード１，２のメ
モリ１１，２１に対するアドレスを生成するアドレス生
成部５と、タイミング信号の一連の動作を複数の区分、
例えば０からｎの区分に分割した区分情報であるステッ
プ信号をタイミング信号の一連の動作に応じて周期的に
順次生成する本発明の区分情報生成手段を構成するステ
ップ信号生成部７と、セレクト信号によって選択される
タイミング信号を特定するステート信号、例えばリード
信号やライト信号を生成するステート信号生成部９と、
各部５，７，９にクロック信号を供給するクロック生成
部３１とから構成されている。更に具体的には、ステー
ト信号生成部９はメモリボード１，２に対する現在の制
御サイクルがリード（読み出し）であるのか、またはラ
イト（書き込み）であるのかを示すリード信号およびラ
イト信号をセレクト信号により生成するものであり、ス
テップ信号生成部７はステート信号生成部９から出力さ
れるリード信号およびライト信号の分割された複数の区
分０〜ｎの値であるステップ信号を周期的に順次出力す
る。

【０００９】次に、メモリボード１，２について説明す
る。１１，２１は、メインボード３のアドレス生成部５
からのアドレスをアドレス端子Ａに供給されるメモリで
ある。１３，２３は、リード信号およびライト信号等の
タイミング信号の前記複数の区分情報である各ステップ
信号に対する信号レベルをリード信号およびライト信号
等のタイミング信号に対応して記憶しているとともに、
メインボード３のステート信号生成部９およびステップ
信号生成部７からそれぞれタイミング信号であるリード
信号またはライト信号およびステップ信号をアドレスと
して供給され、該リード信号またはライト信号の一連の
動作に応じた信号レベルを波形パターンとして、すなわ
ちリード信号またはライト信号用の例えばライト制御信
号およびＩ／Ｏ制御信号の波形パターンとして出力する
本発明の記憶手段を構成する波形パターンＲＯＭである
。１５，２５は前記波形パターンＲＯＭ１３，２３から
出力されるライト制御信号およびＩ／Ｏ制御信号の波形
パターンをラッチし、ライト制御信号をメモリ１１のラ
イト制御端子Ｗに供給するラッチである。１７，２７は
メモリ１１，２１のデータ入出力端子に接続され、ラッ
チ１５，２５からのＩ／Ｏ制御信号によってタイミング
制御されるドライバである。更に具体的には、波形パタ
ーンＲＯＭ１３，２３は前記リード信号およびライト信
号に同期して出力されるライト制御信号およびＩ／Ｏ制
御信号の波形パターンをリード信号およびライト信号の
各々に対して別々に記憶しているものである。

【００１０】図２（ａ）は図１に示したステート信号生
成部９から出力されるステート信号、ステップ信号生成
部７から出力されるステップ信号、該ステップ信号でア
ドレスされる波形パターンＲＯＭ１３，２３のアドレス
、波形パターンＲＯＭ１３，２３から出力されるメモリ
ボード１，２用のライト制御信号Ｗ１，２およびＩ／Ｏ
制御信号Ｃ１，２をそれぞれ（イ）〜（ホ）に示すタイ
ミング波形図である。同図においては、一例として、１
ビットのステート信号を使用して、「０」をリード信号
、「１」をライト信号として示している。また、ステッ
プ信号は３ビットで表している。そして、波形パターン
ＲＯＭ１３，２３には、図２（ａ）の（ニ）および（ホ
）に示すように、アドレス０〜７にリード信号に対する
ライト制御信号ＷおよびＩ／Ｏ制御信号Ｃの波形パター
ンを記憶し、アドレス８〜１５にライト信号に対するラ
イト制御信号ＷおよびＩ／Ｏ制御信号Ｃの波形パターン
を記憶している。

【００１１】そして、メモリボード１または２に対して
リード動作を行う時には、ステート信号生成部９から出
力されるステート信号は図２（ａ）の（イ）に示すよう
に「０」のリード信号となり、０から７までのステップ
信号が図２（ａ）の（ロ）に示すように順次ステップ信
号生成部７から出力され、波形パターンＲＯＭ１３，２
３にアドレス０〜７として図２（ａ）の（ハ）に示すよ
うに順次供給される。波形パターンＲＯＭ１３，２３か
らは、これらのステート信号およびステップ信号に応じ
てリード動作時のライト制御信号ＷおよびＩ／Ｏ制御信
号Ｃが波形パターンＲＯＭ１３，２３から図２（ａ）の
（ニ）および（ホ）に示すように順次出力される。

【００１２】また、ライト動作を行う時には、同様に、
ステート信号は図２（ａ）の（イ）の後半に示すように
「１」のライト信号となり、０から７までのステップ信
号が図２（ａ）の（ロ）の後半に示すように順次ステッ
プ信号生成部７から出力され、波形パターンＲＯＭ１３
，２３にアドレス８〜１５として図２（ａ）の（ハ）の
後半に示すように順次供給される。波形パターンＲＯＭ
１３，２３は、これらのステート信号およびステップ信
号に応じてライト動作時のライト制御信号ＷおよびＩ／
Ｏ制御信号Ｃが波形パターンＲＯＭ１３，２３から図２
（ａ）の（ニ）および（ホ）の後半に示すように順次出
力される。

【００１３】以上のように、図１に示す実施例では、ス
テート信号生成部９およびステップ信号生成部７からの
ステート信号およびステップ信号がメモリボード１，２
の波形パターンＲＯＭ１３，２３にアドレスとして供給
され、これに応じて各タイミング信号が出力されるので
、図２（ａ）の（ニ）および（ホ）のメモリボード１，
２に対するライト制御信号Ｗ１，２およびＩ／Ｏ制御信
号Ｃ１，２に示すように各タイミング信号のタイミング
がずれることがない。これに対して、従来の図３に示す
タイミング回路から出力される各タイミング信号は、図
２（ｂ）の（ニ）に示すように、メモリボード２に対す
るライト制御信号Ｗ２が配線容量や素子によるデイレイ
（遅延）のためにずれることがあったが、本実施例では
上述したように、このようなずれがない。

【００１４】上述したように、本実施例では、多種類の
タイミング信号の波形パターンを波形パターンＲＯＭ１
３，２３に記憶し、タイミング信号のタイミングが正確
に規定されているので、システムの高速動作時でも各種
タイミング信号は正常なタイミングで各部に供給するこ
とができる。

【００１５】

【発明の効果】以上説明したように、本発明によれば、
タイミング信号を特定するステート信号を生成し、タイ
ミング信号の一連の動作を複数の区分に分割した区分情
報として順次生成するとともに、タイミング信号の複数
の区分に対する信号レベルを記憶手段に記憶しておき、
ステート信号および区分情報をアドレスとして記憶手段
に供給し、タイミング信号の複数の区分に対する信号レ
ベルを順次記憶手段からタイミング信号として出力して
いるので、従来のように配線容量や素子の遅延の影響を
受けず、高速動作時にもタイミングがずれることなく、
適確なタイミング信号を発生することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるタイミング回路の構
成を示すブロック図である。

【図２】図１のタイミング回路および従来のタイミング
回路の各部の波形を示すタイミング波形図である。

【図３】図３は従来のタイミング回路の構成を示すブロ
ック図である。

【符号の説明】

１　　メモリボード ２　　メモリボード ３　　メインボード ７　　ステップ信号生成部、 ９　　ステート信号生成部、 １３　　波形パターンＲＯＭ ２３　　波形パターンＲＯＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　タイミング信号を特定するステート信
   号を生成するステート信号生成手段と、前記ステート信
   号によって特定されるタイミング信号の一連の動作を複
   数の区分に分割した区分情報として順次生成する区分情
   報生成手段と、タイミング信号の前記複数の区分に対す
   る信号レベルをステート信号毎に記憶するとともに、前
   記ステート信号で特定されるタイミング信号を発生すべ
   く該ステート信号および該タイミング信号の区分情報を
   アドレスとして供給され、前記タイミング信号の複数の
   区分に対する信号レベルを出力する記憶手段とを有する
   ことを特徴とするタイミング回路。