JPH0782078B2

JPH0782078B2 - Ｌｓｉテスタのフオ−マツトコントロ−ラ

Info

Publication number: JPH0782078B2
Application number: JP62050129A
Authority: JP
Inventors: 正明望月; 勇二和田
Original assignee: 日立電子エンジニアリング株式会社
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPS63217282A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、LSIテスタのフォーマットコントローラに
関し、詳しくは、回路構成が簡単で、アドレススクラン
ブラやアドレスセレクタの機能も兼ね、しかも被検LSI
の品種変更時に直ちに、被検査LSIの端子に接触する所
定の探針（プローブ）に出力することができるような柔
軟性を有するLSIテスタのフォーマットコントローラに
関する。

［従来の技術］周知のように、LSIテスタのフォーマットコントローラ
は、タイミングジェネレータ（TG）からのタイミング信
号と、パターン発生器（PG）からのパターンデータ、そ
して所定の波形モードを指定するモード信号に従ってタ
イミング発生器からのタイミング信号によって指定波形
モードに応じた波形整形をする。波形整形された出力
は、LSI側の端子に探針を介して出力される。

パターンデータとしては、例えば、メモリLSIテスタの
場合、アドレスパターン、データパターン、被検LSIの
動作モード（書込み、読出し、その他ページモード、動
作裕度等）制御信号などの各ビットよりなる試験パター
ンである。

通常、被検査LSIのアドレス端子に送出されるアドレス
パターンなどでは、パターン発生器が発生したアドレス
を直接加えるのではなく、LSIチップ内のセルの物理的
位置に対応するアドレスに変換する。そこで、アドレス
スクランブラなどがLSIテスタのフォーマットコントロ
ーラの手前に設けられているのが一般である。

［発明が解決しようとする問題点］従来の技術では、フォーマットコントローラには、各種
フォーマットに必要なロジック回路を搭載しておき、こ
れらの回路を組み合わせることにより必要な波形フォー
マットの出力を得ている。この種の回路では、多くのラ
ッチ回路が必要であり、そのためにタイミングに制約が
多く、また、被検LSI品種を変更するには、一般に、前
記ハードウエアの改造、配線変更等が必要になる。

このようなことから品種の変更等に対して即座に対処す
ることは困難であり、また、それぞれの品種に対応する
ハードウエアをそれぞれ準備しておけねばならず、それ
が非常に厄介で多くの費用を要する等の問題がある。

この発明は、このような従来のフォーマットコントロー
ラの問題点を解決し、簡単な回路で、出力すべき波形
（フォーマット）を、テスタ全体を制御する演算処理装
置等からのデータ設定により容易に変更でき、しかも、
出力波形をリアルタイムで制御できるLSIテスタのフォ
ーマットコントローラを提供することを目的とする。

［問題点を解決するための手段］前記問題点を解決するためにこの発明のフォーマットコ
ントローラの特徴は、所定のビット数のパターンデータ
と所定の波形モードに対応する所定のビット数のフォー
マットセレクト信号とを発生するパターン発生器と、所
定のビット数のタイミング信号とパターン発生器からか
ら送出された所定のビット数のパターンデータおよび所
定のビット数のフォーマットセレクト信号とをパラレル
に受けてこれら全体のビット信号をアドレス信号とし、
このアドレス信号により読出される記憶位置のビットを
出力信号として発生するRAMと、アドレス信号により指
定された記憶位置にタイミング信号とパターンデータと
フォーマットセレクト信号の内容に応じて決定される
“1"あるいは“0"のデータをあらかじめ記憶する演算処
理装置とを備えるものである。

［作用］前記のような手段をとれば、従来のLSIテスタのフォー
マット方式であるパターン発生器で発生された試験パタ
ーンを、タイミング発生器からのタイミング信号によっ
て所定の波形モードに変換するという多少煩雑な動作
が、フォーマットコントローラ用RAMへのアドレス入力
によって該アドレス格納内容を出力するだけの極めて簡
単な動作に単純化され、また、RAMを利用するために、
被検LSIの品種を変更したときでも、その記憶データを
変更すれば足りるので、フォーマットコントローラのロ
ジック回路を手直しするなどの時間や経費のかかる作業
が不必要となる。

記憶データの変更は、例えば、被検品種対応の検査プロ
グラムを演算処理装置が実行して外部メモリあるいはメ
インメモリからRAMの所定のアドレス位置にデータを転
送すればよい。すなわち、RAMに格納した論理“1"、
“0"よりなるビットデータを書き直すだけですむように
なり、タイミング発生器やパターン発生器からのフォー
マットコントローラへの入力信号に対応する出力波形指
定信号を、簡単に、リアルタイムでも、いつでも変更で
きるようになる。

なお、パターン発生器に記憶される制御信号の１つとし
て被検LSIの動作モード制御信号として、フォーマット
セレクト信号を考えた場合には、この信号は、単に波形
モードを指定する信号ばかりでなく、入出力信号電圧、
入出力タイミングなどを規定範囲内で変化させて動作余
裕試験を行うための指定ビット等も含めて考えることが
できる。そこで、この種の作業は、フォーマットコント
ローラから後、探針までの間の、いわゆる、ピンエレク
トロニクスなどで行うことになるので、そこにこの制御
信号の一部が送出される。

［実施例］第１図は、この発明のフォーマットコントローラの一実
施例の要部説明図であって、図中、１はRAM、２はテス
タのCPUからの入力データ、３はCPUからの書込み／読出
しモード指定信号、４、５、６はタイミング発生器から
のタイミング信号（タイミングクロック、TGと略す）、
７はパターン発生器からのパターンデータ（PDと略
す）、８、９、10はパターン発生器からのフォーマット
セレクト信号（FMSと略す）、11はこの出力データであ
る。通常、パターン発生器は、多数の出力を並列に送出
するから、前記RAMもその各出力に対応して多数個設け
る。

ここで、前記のTG4.5.6とPD7とFMS8,9,10とは、それぞ
れRAM1のアドレス端子加えられる。例えば、TG4.5.6の
３ビット、PD7の２ビット（被検査LSIのＸ方向タイミン
グとＹ方向タイミングに対応させて）、そして、FMS8,
9,10の３ビットをそれぞれA0,A1,A2,A3,A4,A5,A6,A7の
各桁位置の信号とし、これらにより構成されるアドレス
信号を、（A0,A1,A2,A3,A4,A5,A6,A7）の８ビットとす
る。

第１の例として第２図（ａ）に示すＸ方向のパターンデ
ータを１テストサイクルにおいて、、Ｘ、の波形を
出力する時の設定を示す。なお、図示する例は、Ｘ＝
“0"の場合であり、出力波形は、１テストサイクルでフ
ォーマットコントローラの出力が“1",“0",“1"となる
場合である。Ｘは、通常、“1",“0"の値を採る。

まず、あらかじめRAM1の対してFMS8,9,10が000の場合に
対応する、（A0,A1,A2,A3,A4,A5,A6,A7）のうち上位桁
のA5＝0,A6＝0,A7＝０のときのRAM1の各アドレスについ
て、次頁第１表の内容を書き込んだとする。

TG4,5,6は、常に、000、001、…、111まで順にインクリ
メントされ、これが１テストサイクル内の波形の出力さ
れる順、すなわち、タイミングを表す。第２図（ｂ）の
タイミングクロックとして示すように、（A0,A1,A2）の
値が順次変化することで１テストサイクル内でデータの
読出し処理がなされる。これによりそれぞれの記憶位置
からビットデータが読出され、それが所定のフォーマッ
トの出力波形を発生する。この場合には、（A0,A1,A2）
＝000のアドレスに“0",（A0,A1,A2）＝001のアドレス
に“1",（A0,A1,A2）＝010のアドレスに“1"が記憶され
ている。ただし、これより上位のアドレスが他の条件に
従う。そして、この第２図では、この３アドレスが１テ
ストサイクルに割当てられていて、次のテストサイクル
に移る。

そこで、PD7（＝A3）の“1"、“0"に応じて、000〜111
までのTG4,5,6で表された記憶位置にそれぞれ記憶され
たデータからなる波形が２種選択される。

この場合、CPUは、あらかじめライト信号をRAM1のW/R端
子に加えて、データ端子Diに次のようなデータを送り、
次の各アドレスに次の“0",“1"データを書込む。

PD＝“0"のとき（＝A3＝“0"）、TG＝000のアドレスに
“1"、TG＝001のアドレスに“0"、TG＝01Pのアドレスに
“1"。

PD＝“1"のとき（＝A3＝“1"）、TG＝000のアドレスに
“0"、TG＝001のアドレスに“1"、TG＝01Pのアドレスに
“0"。

なお、TG＝01PのＰは、値が“0"でも“1"でもよく、特
定されないということである。

この場合の、パターンデータ、タイミングクロック、フ
ォーマットコントローラ出力データは、第２図（ｂ）に
示すようになる。

いま、FMS＝000に対応して前記のような波形が格納され
たが、FMSは、000〜111の８種あるから、波形フォーマ
ットもFMS8,9,10（＝A5,A6,A7）のそれぞれに対応して
８種記憶される。

第２例として第３図（ａ）に示す波形、Ｘ、、、
Ｙ、を出力する時の設定を示す。

前記第１例ではパターンデータを１ビットで制御してい
たが、例えば、タイナミックRAMのアドレス波形のよう
に、端子数抑制のために、１サイクルで二つのデータが
必要となるものもあり、このようなときには、パターン
データをX,Yの２ビットとして制御する。そして、１テ
ストサイクル内のアドレスとしては、前記例の倍の（A
0,A1,A2）＝000〜から101までを使用する。これが第３
図の表の横の欄である。そして、縦の欄は、PD7（＝A3,
A4）の“1"、“0"に対応している。

すなわち、この場合は、FMS＝000の場合に対して、パタ
ーンデータとタイミングクロックを、第３図（ｂ）に示
すように対応させて設定する。この場合の、パターンデ
ータ、タイミングクロック、フォーマットコントローラ
出力データは第３図（ｃ）に示すようになる。

このようにRAM1を使用したフォーマットコントローラ
は、タイミングクロックTG4,5,6により順次あらかじめ
設定されたRAM1の内容を読出し、これを波形として出力
するため、従来のフォーマットコントローラのようにハ
ード上の制約がなく、どのようなフォーマットでも出力
できる。

また、このRAMの内容をパターンデータとして機能でき
るように設定すれば、従来のパターン発生器で発生困難
なパターンや、テスタの動作周波数以上のパターン発生
が可能となる。

テストレート以上の速度でパターンを発生させるために
は第４図（ａ）、（ｂ）に示すように設定を行う。

上位に４桁追加して全体を（A0〜A10）として桁を上位
側に４ビット分シフトさせて、TG4,5,6を（A4〜A6）と
し、さらに探針ｉを最下位（＝A0）として探針ｉ〜探針
ivを（A0〜A3）として割当て、インクリメントパターン
を発生させる。探針ｉ、iiはパターンに無関係に同一デ
ータを出力するようにデータを設定する。探針iii以降
はパターン＝出力となるようにフォーマットを設定す
る。なお、この時、探針iiiを最下位としてインクリメ
ントパターンを実行すると、探針ｉは、探針iiiの４倍
の周波数でパターンを発生する。このようにフォーマッ
トコントローラとしてRAMを使用すればテスタの最高動
作周波数以上のパターン発生が可能となる。

なお、RAMの読出し速度は、非常に高速になっていて、
今後もさらに高速になるので、このような回路が非常に
有効になる。

［発明の効果］以上説明したようにこの発明によれば、従来のLSIテス
タのフォーマット方式であるパターン発生器で発生され
た試験パターンを、タイミング発生器からのタイミング
信号によって所定の波形モードに変換するという多少煩
雑な動作が、フォーマットコントローラ用RAMへのアド
レスの入力によって該アドレス格納内容を出力するだけ
の極めて簡単な動作に一挙に単純化され、また、RAMを
利用するために、被検LSIの品種を変更したときでも、
その記憶データを変更すれば足りるので、フォーマット
コントローラのロジック回路を手直しするなどの時間や
経費のかかる作業が不必要となる。

その結果、回路構成が簡単となり、アドレススクランブ
ラやアドレスセレクタの機能も兼備することも可能にな
り、しかも、被検LSIの品種変更時に直ちに、所定の探
針に出力すべき波形の変更が、容易に、リアルタイムで
も、可能になる。

【図面の簡単な説明】

第１図は、この発明のフォーマットコントローラの一実
施例の要部説明図、第２図（ａ）、（ｂ）は、前記実施
例を具体的に適用した第１例の出力がそのための設定を
説明する図、第３図（ａ）、（ｂ）、（ｃ）は、前記実
施例を具体的に適用した第２例の出力やそのための設定
を説明する図、第４図（ａ）、（ｂ）はテスタの動作周
波数以上のレートでパターンを発生させるための設定を
説明する図である。１……RAM、２……CPUからの入力データ、３……CPUからの書込み／読出しモード指定信号、４、５、６……タイミングクロック、７……パターン発生器からのパターンデータ、８、９、10……パターン発生器からのフォーマットセレ
クト信号、 11……出力データ。

Claims

【特許請求の範囲】

【請求項１】タイミング信号とパターンデータとを受け
て前記パターンデータに対して前記タイミング信号によ
り所定の波形モードに応じた波形整形をして出力するLS
Iテスタのフォーマットコントローラにおいて、所定の
ビット数の前記パターンデータと前記所定の波形モード
に対応する所定のビット数のフォーマットセレクト信号
とを発生するパターン発生器と、所定のビット数の前記タイミング信号と前記パターン発
生器からから送出された所定のビット数の前記パターン
データおよび所定のビット数の前記フォーマットセレク
ト信号とをパラレルに受けてこれら全体のビット信号を
アドレス信号とし、このアドレス信号により読出される
記憶位置のビットを出力信号として発生するRAMと、前記アドレス信号により指定された記憶位置に前記タイ
ミング信号と前記パターンデータと前記フォーマットセ
レクト信号の内容に応じて決定される“1"あるいは“0"
のデータをあらかじめ記憶する演算処理装置とを備える
ことを特徴とするLSIテスタのフォーマットコントロー
ラ。