JPH0424961A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0424961A JPH0424961A JP2251688A JP25168890A JPH0424961A JP H0424961 A JPH0424961 A JP H0424961A JP 2251688 A JP2251688 A JP 2251688A JP 25168890 A JP25168890 A JP 25168890A JP H0424961 A JPH0424961 A JP H0424961A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- insulating film
- conductor layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000010410 layer Substances 0.000 claims abstract description 148
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000004020 conductor Substances 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 238000001039 wet etching Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims description 17
- 238000000206 photolithography Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 230000000087 stabilizing effect Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 46
- 238000003860 storage Methods 0.000 abstract description 15
- 239000010409 thin film Substances 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 7
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に係るものであり、特
に、超高集積半導体メモリ装置のキャノくジターの製造
方法に関するものである。
に、超高集積半導体メモリ装置のキャノくジターの製造
方法に関するものである。
（従来の技術及び発明が解決しようとする課題）最近半
導体メモリ装置、例えばＤＲＡＭは４Ｍ ＤＲＡＭが量
産されているし、１６Ｍ ＤＲＡＭ についての研究
が活発に進行しつつある。すなわち、４Ｍ ＤＲＡＭに
代表されるサブミクロン時代が開かれ、デイノ（イス構
造も従来の比例縮小的な微細化にとどまらず、３次元的
なデイバイス構造が積極的に取り入れられるようになっ
た。
導体メモリ装置、例えばＤＲＡＭは４Ｍ ＤＲＡＭが量
産されているし、１６Ｍ ＤＲＡＭ についての研究
が活発に進行しつつある。すなわち、４Ｍ ＤＲＡＭに
代表されるサブミクロン時代が開かれ、デイノ（イス構
造も従来の比例縮小的な微細化にとどまらず、３次元的
なデイバイス構造が積極的に取り入れられるようになっ
た。
ＤＲＡＭは、メモリセル構造によって、トレンチ形とス
タック形が代表的な３次元的な構造として研究開発され
ている。トレンチ形は、半導体基板に形成された溝内に
キャパシターを形成する方式のものであり、スタック形
は、半導体基板の表面に導体層を３次元的に積層させキ
ャノくジターを形成する方式のものである。トレンチ形
はスタ・ツク形に比べて表面が平坦なので、リソグラフ
ィー（Ｉ ｉ ｔｈｏｇｒａｐｈｙ）に有利である。し
かし、トレンチと隣のトレンチ間の漏れ電流及びパンチ
スルー（ｐｕｎｃｂ−ｔｈｒｏｕｇｈ）現象、基板内に
透過されたα粒子により生成された電子−正孔組による
キャパシターの動作電圧が変わるという問題点を有する
。
タック形が代表的な３次元的な構造として研究開発され
ている。トレンチ形は、半導体基板に形成された溝内に
キャパシターを形成する方式のものであり、スタック形
は、半導体基板の表面に導体層を３次元的に積層させキ
ャノくジターを形成する方式のものである。トレンチ形
はスタ・ツク形に比べて表面が平坦なので、リソグラフ
ィー（Ｉ ｉ ｔｈｏｇｒａｐｈｙ）に有利である。し
かし、トレンチと隣のトレンチ間の漏れ電流及びパンチ
スルー（ｐｕｎｃｂ−ｔｈｒｏｕｇｈ）現象、基板内に
透過されたα粒子により生成された電子−正孔組による
キャパシターの動作電圧が変わるという問題点を有する
。
スタック形は基板上に積層して形成されるので、製造工
程がトレンチ形に比べて簡単で、また、上述したトレン
チ形の有する短所がないという利点があるのでトレンチ
形に比べて有利である。
程がトレンチ形に比べて簡単で、また、上述したトレン
チ形の有する短所がないという利点があるのでトレンチ
形に比べて有利である。
スタック形は、限定されたセル領域内で有効静電容量を
確保するため、キャパシターの面積を最大に確保しなけ
ればならない。従来のスタック形はストレージ（Ｓｔｏ
ｒａｇｅ）電極層の上面及び側面を薄膜の絶縁膜をもっ
て覆い、その上にプレート電極層を形成した。したかつ
て、高集積化によりセルサイズが縮むことによって限定
されたセル領域内に同等以上の有効静電容量を確保する
ために高さが高くなければならなかったし、このため、
全体的なデイバイスのトポグラフィ−（ｔｏｐｏｇｒａ
ｐｈｙ）が悪くなるという問題点を有していた。
確保するため、キャパシターの面積を最大に確保しなけ
ればならない。従来のスタック形はストレージ（Ｓｔｏ
ｒａｇｅ）電極層の上面及び側面を薄膜の絶縁膜をもっ
て覆い、その上にプレート電極層を形成した。したかつ
て、高集積化によりセルサイズが縮むことによって限定
されたセル領域内に同等以上の有効静電容量を確保する
ために高さが高くなければならなかったし、このため、
全体的なデイバイスのトポグラフィ−（ｔｏｐｏｇｒａ
ｐｈｙ）が悪くなるという問題点を有していた。
本発明は、このような従来技術の問題点を解消するため
に成されたものであり、その第１の目的は、キャパシタ
ーのストレージ電極層の下面までプレート電極層で取り
囲まれるようにすることによって、より大きい有効静電
容量を確保しうる半導体装置の製造方法の提供にある。
に成されたものであり、その第１の目的は、キャパシタ
ーのストレージ電極層の下面までプレート電極層で取り
囲まれるようにすることによって、より大きい有効静電
容量を確保しうる半導体装置の製造方法の提供にある。
また、本発明の第２の目的は、マスクの増加なしに簡単
にストレージ電極層の下面まで取りまけるプレート電極
層を形成しうる半導体装置の製造方法の提供にある。
にストレージ電極層の下面まで取りまけるプレート電極
層を形成しうる半導体装置の製造方法の提供にある。
さらに、本発明の第３の目的は、１６Ｍビット以上のＤ
ＲＡＭを製造しうる半導体装置の製造方法の提供にある
。
ＲＡＭを製造しうる半導体装置の製造方法の提供にある
。
（課題を解決するための手段）
上記の目的を達成するための本発明は、一つのトランジ
スタと、一つのスタックキャパシターより構成される複
数のメモリセルを具備する半導体装置の製造方法におい
て、半導体基板上に通常のトランジスタ製造工程により
前記トランジスタを形成し全表面に層間絶縁膜を沈積さ
せる工程と、前記層間絶縁膜の全表面に第１導体層を沈
積させマスクを使用して垂直蝕刻パターンを形成した後
第１導電体層を蝕刻して所定のパターンを形成する工程
と、前記第１導電体層の垂直蝕刻パターンをそのまま維
持した状態で第１導体層を湿式蝕刻法により水平に過度
蝕刻する工程と、水平に過度蝕刻された第１導体層が形
成された構造物の全表面上に薄膜の第１絶縁膜を沈積さ
せ、引き続きこの絶縁膜を保護しうる程度の厚さに第２
導体層を沈積させる工程と、前記第１導体層を垂直に蝕
刻する時使ったパターンのマスクを適用して前記第２導
体層、薄膜の第１絶縁膜及び層間絶縁膜を垂直に蝕刻し
て前記トランジスタと接触するための第１コンタクトホ
ールを形成する工程と、前記コンタクトホールの形成さ
れた構造物の全表面上に所定厚さになるように前記第２
導体層を追加して沈積する工程と、マスクを使用して垂
直蝕刻パターンを形成した後前記第２導電体層を垂直に
蝕刻して所定のパターンを形成する工程と、前記第２導
体層の垂直蝕刻パターンをそのまま維持した状態で湿式
蝕刻法により第２導体層を水平に過度蝕刻する工程と、
前記過度蝕刻パターンを除去した構造物の全表面上に薄
膜の第２絶縁膜を沈積させ、引き続きこの絶縁膜を保護
しうる程度の厚さに第３導体層を沈積させる工程と、前
記第２導体層を垂直に蝕刻する時使ったマスクを適用し
て前記第３導体層、薄膜の第２絶縁膜を垂直に蝕刻し前
記第１導体層に一部表面を露出させる工程と、前記第１
導体層の一部表面が露出された構造物の全表面上に所定
厚さに前記第３導体層を追加して沈積させる工程とを具
備してなることを特徴とする。
スタと、一つのスタックキャパシターより構成される複
数のメモリセルを具備する半導体装置の製造方法におい
て、半導体基板上に通常のトランジスタ製造工程により
前記トランジスタを形成し全表面に層間絶縁膜を沈積さ
せる工程と、前記層間絶縁膜の全表面に第１導体層を沈
積させマスクを使用して垂直蝕刻パターンを形成した後
第１導電体層を蝕刻して所定のパターンを形成する工程
と、前記第１導電体層の垂直蝕刻パターンをそのまま維
持した状態で第１導体層を湿式蝕刻法により水平に過度
蝕刻する工程と、水平に過度蝕刻された第１導体層が形
成された構造物の全表面上に薄膜の第１絶縁膜を沈積さ
せ、引き続きこの絶縁膜を保護しうる程度の厚さに第２
導体層を沈積させる工程と、前記第１導体層を垂直に蝕
刻する時使ったパターンのマスクを適用して前記第２導
体層、薄膜の第１絶縁膜及び層間絶縁膜を垂直に蝕刻し
て前記トランジスタと接触するための第１コンタクトホ
ールを形成する工程と、前記コンタクトホールの形成さ
れた構造物の全表面上に所定厚さになるように前記第２
導体層を追加して沈積する工程と、マスクを使用して垂
直蝕刻パターンを形成した後前記第２導電体層を垂直に
蝕刻して所定のパターンを形成する工程と、前記第２導
体層の垂直蝕刻パターンをそのまま維持した状態で湿式
蝕刻法により第２導体層を水平に過度蝕刻する工程と、
前記過度蝕刻パターンを除去した構造物の全表面上に薄
膜の第２絶縁膜を沈積させ、引き続きこの絶縁膜を保護
しうる程度の厚さに第３導体層を沈積させる工程と、前
記第２導体層を垂直に蝕刻する時使ったマスクを適用し
て前記第３導体層、薄膜の第２絶縁膜を垂直に蝕刻し前
記第１導体層に一部表面を露出させる工程と、前記第１
導体層の一部表面が露出された構造物の全表面上に所定
厚さに前記第３導体層を追加して沈積させる工程とを具
備してなることを特徴とする。
（作用）
以上のような製造方法を採用することによって、従来方
式と同一のマスク工程としてストレージ電極層の下面ま
でをもキャパシターの有効面積として利用できる。
式と同一のマスク工程としてストレージ電極層の下面ま
でをもキャパシターの有効面積として利用できる。
（実施例）
添付した図面を参照として本発明の望ましい実施例を説
明すると次の通りである。
明すると次の通りである。
まず、本発明の詳細な説明する前に、従来のスタック形
４Ｍ ＤＲＡＭのメモリセル構造を第１Ａ図乃至第１Ｈ
図を参照して説明する。
４Ｍ ＤＲＡＭのメモリセル構造を第１Ａ図乃至第１Ｈ
図を参照して説明する。
第１Ａ図を参照すれば、硼素（Ｂｏｒｏｎ ）のような
Ｒ形不純物で微量ドーピングされた半導体基板１に再び
Ｐ形不純物をイオン注入してＰ形つェル２を形成する。
Ｒ形不純物で微量ドーピングされた半導体基板１に再び
Ｐ形不純物をイオン注入してＰ形つェル２を形成する。
写真蝕刻工程を通じてアクティブ領域３を限定し、素子
分離領域４には再びＰ形不純物をイオン注入した後ＬＯ
ＣＯ８法により熱酸化してフィールド酸化膜５を成長さ
せる。この熱酸化によりＰ形つェル（ｗｅｌｌ） ２は
半導体基板１内に最も深く拡張されフィールド酸化膜５
の下にはＰ＋チャンネルストップイオン層６か形成され
ることになる。上記アクティブ領域３には薄膜のゲート
酸化膜７を形成する燐ＰのようなＮ形不純物でドーピン
グされた多結晶シリコン層を全表面に沈積する。通常の
写真蝕刻工程により上記多結晶シリコン層を蝕刻して縦
方向に向かうワードライン導体層８を形成する。このワ
ードライン導体層８はアクティブ領域３ではゲート電極
層に提供され、フィールド酸化膜５上ではゲート電極層
らを連結する導体層として提供される。上記ワードライ
ン導体層８が形成された構造物の全表面に燐Ｐのような
Ｎ゛形不純物をイオン注入してアクティブ領域３でゲー
ト電極層にセルファラインされたＮ＋イオン層を形成す
る。したがって、フィールド酸化膜５とゲート電極層８
の間のＮ＋イオン層９ａはソース電極層に提供され、ゲ
ート電極層８らの間のＮ＋イオン層９ｂはドルイン電極
層に提供される。このようにＰ形つェル２の表面にＮ）
４０Ｓトランジスタが形成された構造物の全表面に層間
絶縁膜１０、例えばＨＴＯ膜を沈積する。
分離領域４には再びＰ形不純物をイオン注入した後ＬＯ
ＣＯ８法により熱酸化してフィールド酸化膜５を成長さ
せる。この熱酸化によりＰ形つェル（ｗｅｌｌ） ２は
半導体基板１内に最も深く拡張されフィールド酸化膜５
の下にはＰ＋チャンネルストップイオン層６か形成され
ることになる。上記アクティブ領域３には薄膜のゲート
酸化膜７を形成する燐ＰのようなＮ形不純物でドーピン
グされた多結晶シリコン層を全表面に沈積する。通常の
写真蝕刻工程により上記多結晶シリコン層を蝕刻して縦
方向に向かうワードライン導体層８を形成する。このワ
ードライン導体層８はアクティブ領域３ではゲート電極
層に提供され、フィールド酸化膜５上ではゲート電極層
らを連結する導体層として提供される。上記ワードライ
ン導体層８が形成された構造物の全表面に燐Ｐのような
Ｎ゛形不純物をイオン注入してアクティブ領域３でゲー
ト電極層にセルファラインされたＮ＋イオン層を形成す
る。したがって、フィールド酸化膜５とゲート電極層８
の間のＮ＋イオン層９ａはソース電極層に提供され、ゲ
ート電極層８らの間のＮ＋イオン層９ｂはドルイン電極
層に提供される。このようにＰ形つェル２の表面にＮ）
４０Ｓトランジスタが形成された構造物の全表面に層間
絶縁膜１０、例えばＨＴＯ膜を沈積する。
第１Ｂ図を参照すれば、上記層間絶縁膜１０の形成され
た一構造物の全表面にレジスト１１を覆いソース電極層
で提供されるＮ＋イオン層９ａ表面にコンタクトホール
１２を形成するために通常の写真蝕刻工程により上記層
間絶縁膜１０を垂直に蝕刻する。
た一構造物の全表面にレジスト１１を覆いソース電極層
で提供されるＮ＋イオン層９ａ表面にコンタクトホール
１２を形成するために通常の写真蝕刻工程により上記層
間絶縁膜１０を垂直に蝕刻する。
第１Ｃ図を参照すれば、上記コンタクトホール１２を形
成した後、レジスト１１を除去してからＬＰＣＶＤ方法
で構造物の全表面に多結晶シリコン層１３を１５００Å
〜２００ＯＡ厚さに沈積する。
成した後、レジスト１１を除去してからＬＰＣＶＤ方法
で構造物の全表面に多結晶シリコン層１３を１５００Å
〜２００ＯＡ厚さに沈積する。
第１Ｄ図を参照すれば、上記多結晶シリコン層１３の全
表面にレジスト１４を覆い、キャパシターのストレージ
電極層を形成するため、通常の写真蝕刻工程により上記
多結晶シリコン層１３を垂直に蝕刻する。したがって、
アクティブ領域３上に配置されたゲート電極層とフィー
ルド酸化膜５上に配置された導体層に構成された一対の
ワードライン導体層８の間の多結晶シリコン層１３がス
トレージ電極層に残される。
表面にレジスト１４を覆い、キャパシターのストレージ
電極層を形成するため、通常の写真蝕刻工程により上記
多結晶シリコン層１３を垂直に蝕刻する。したがって、
アクティブ領域３上に配置されたゲート電極層とフィー
ルド酸化膜５上に配置された導体層に構成された一対の
ワードライン導体層８の間の多結晶シリコン層１３がス
トレージ電極層に残される。
第１Ｅ図を参照すれば、上記ストレージ電極層を形成し
てから構造物の全表面に薄膜の絶縁膜１５を６０Å〜８
０への厚さに沈積する。この絶縁膜１５は熱酸化膜及び
窒化膜の積層膜、例えば０ＮＯ（Ｏｘｆｄｅ ５ｉｌｊ
ｃｏｎ ５Ｎｉｔｒｉｄｅ ５ｉｌｉｃｏｎ 、 ０ｘ
ｉｄｅ ５ｉ１ｉｃｏｎ ）膜からなる。この絶縁膜は
キャパシターの誘電体膜に提供される。
てから構造物の全表面に薄膜の絶縁膜１５を６０Å〜８
０への厚さに沈積する。この絶縁膜１５は熱酸化膜及び
窒化膜の積層膜、例えば０ＮＯ（Ｏｘｆｄｅ ５ｉｌｊ
ｃｏｎ ５Ｎｉｔｒｉｄｅ ５ｉｌｉｃｏｎ 、 ０ｘ
ｉｄｅ ５ｉ１ｉｃｏｎ ）膜からなる。この絶縁膜は
キャパシターの誘電体膜に提供される。
第１Ｆ図を参照すれば、上記絶縁膜１５の全表面にＬＰ
ＧＶＤ方法でＮ＋ ドーピングされた多結晶シリコン層
１６を１５００Å〜２０００への厚さに沈積する。
ＧＶＤ方法でＮ＋ ドーピングされた多結晶シリコン層
１６を１５００Å〜２０００への厚さに沈積する。
この多結晶シリコン層１６はキャパシターのプレート電
極層で提供される。
極層で提供される。
第１Ｇ図を参照すれば、ビットラインコンタクトホール
部位でプレート電極層の絶縁のため構造物上にレジスタ
１７を覆い、通常の写真蝕刻工程により多結晶シリコン
層］６を蝕刻する。
部位でプレート電極層の絶縁のため構造物上にレジスタ
１７を覆い、通常の写真蝕刻工程により多結晶シリコン
層］６を蝕刻する。
第１Ｈ図を参照すれば、以後通常の４Ｍ ＤＲＡＭ製造
工程手順に応じてＢＰＳＧ膜のような表面安定化層１８
を沈積して表面を平坦化し、通常の写真蝕刻工程により
ビットラインコンタクトホール１９をＮ＋イオン層９ｂ
表面上に形成する。以後通常の金属配線工程によりビッ
トライン２０を形成してからペツシベーション膜を覆い
、以後通常の製造工程を経てチップを完成する。
工程手順に応じてＢＰＳＧ膜のような表面安定化層１８
を沈積して表面を平坦化し、通常の写真蝕刻工程により
ビットラインコンタクトホール１９をＮ＋イオン層９ｂ
表面上に形成する。以後通常の金属配線工程によりビッ
トライン２０を形成してからペツシベーション膜を覆い
、以後通常の製造工程を経てチップを完成する。
上述の製造工程手順は図示した構造を実現するために必
要な基本工程に限り、構造に変化を与えない工程は省略
した。
要な基本工程に限り、構造に変化を与えない工程は省略
した。
第２Ａ図から第２Ｌ図を参照しながら本発明の製造工程
を説明する。本発明の製造工程は、従来の４Ｍ ＤＲＡ
Ｍのセルキャパシターの製造工程で使用するマスク数と
同一数のマスクをそのまま適用してストレージ電極層の
下面まで絶縁膜を介してプレート電極層で取り巻かれる
ようにすることによってメモリセルの有効静電容量を増
加させることができるようにしたものである。したがっ
て、４Ｍ ＤＲＡＭの設計率を比例縮小させてそのまま
適用することによって１６Ｍ ＤＲＡＭを手軽に実現で
きるようにした。
を説明する。本発明の製造工程は、従来の４Ｍ ＤＲＡ
Ｍのセルキャパシターの製造工程で使用するマスク数と
同一数のマスクをそのまま適用してストレージ電極層の
下面まで絶縁膜を介してプレート電極層で取り巻かれる
ようにすることによってメモリセルの有効静電容量を増
加させることができるようにしたものである。したがっ
て、４Ｍ ＤＲＡＭの設計率を比例縮小させてそのまま
適用することによって１６Ｍ ＤＲＡＭを手軽に実現で
きるようにした。
第２Ａ図を参照すれば、上述した第１Ａ図の工程後、結
果構造物の全表面にＮ＋ドーピングされ第１導体層の役
目をする多結晶シリコン層３０をＬＰＧＶＤ方法により
１５００Å〜２０００八程度に沈積する。
果構造物の全表面にＮ＋ドーピングされ第１導体層の役
目をする多結晶シリコン層３０をＬＰＧＶＤ方法により
１５００Å〜２０００八程度に沈積する。
第２Ｂ図を参照すれば、上記多結晶シリコン層３０を所
定パターンで形成するためレジスト３１を多結晶シリコ
ン層３０上に覆い、コンタクトホールマスクを適用して
通常の写真蝕刻工程により多結晶シリコン層３０を垂直
にエツチングする。
定パターンで形成するためレジスト３１を多結晶シリコ
ン層３０上に覆い、コンタクトホールマスクを適用して
通常の写真蝕刻工程により多結晶シリコン層３０を垂直
にエツチングする。
第２Ｃ図を参照すれば、上記垂直エツチング以後、前記
第１導体層の垂直蝕刻パターンを維持したまま、引き続
き多結晶シリコン層３０を湿式蝕刻法による水平エツチ
ングを行ない、露出された多結晶シリコン層３０の側面
を所定深さほど水平方向にエツチングする。エツチング
後桟された多結晶シリコン層３０のパターンはセルキャ
パシターのストレージ電極層の下面を取り巻くためのプ
レート電極層の一部電極層で提供される。
第１導体層の垂直蝕刻パターンを維持したまま、引き続
き多結晶シリコン層３０を湿式蝕刻法による水平エツチ
ングを行ない、露出された多結晶シリコン層３０の側面
を所定深さほど水平方向にエツチングする。エツチング
後桟された多結晶シリコン層３０のパターンはセルキャ
パシターのストレージ電極層の下面を取り巻くためのプ
レート電極層の一部電極層で提供される。
第２Ｄ図を参照すれば、上記レジスト３１を除去した以
後、結果構造物の全表面に薄膜の第１絶縁膜３２を沈積
し、引き続きＮ＋トド−ングされ第２導体層の役目をす
る多結晶シリコン層３３を沈積する。ここで、第１絶縁
膜３２はＢＯÅ〜８〇八程度の厚へにし、多結晶シリコ
ン３３は次に進行される蝕刻工程で１絶縁膜３２を保護
しうる程度の厚さ、例えば３００Å〜５００八程度の厚
さにする。
後、結果構造物の全表面に薄膜の第１絶縁膜３２を沈積
し、引き続きＮ＋トド−ングされ第２導体層の役目をす
る多結晶シリコン層３３を沈積する。ここで、第１絶縁
膜３２はＢＯÅ〜８〇八程度の厚へにし、多結晶シリコ
ン３３は次に進行される蝕刻工程で１絶縁膜３２を保護
しうる程度の厚さ、例えば３００Å〜５００八程度の厚
さにする。
第２Ｅ図を参照すれば、上記多結晶シリコン層３３の沈
積以後、その全表面にレジスト３４を覆い、上記２Ｂ図
の写真蝕刻工程に使われたコンタクトホールマスクを使
用して多結晶シリコン層３３、絶縁膜３２及び層間絶縁
膜１０を垂直にエツチングしてセルキャパシターストレ
ージ電極層をＭＯＳトランジスタのソース電極層９ａと
接触するためのコンタクトホール１２を形成する。この
時、絶縁膜３２は３０〇Å〜５００Ａ程度の多結晶シリ
コン層３３によりエッチング工程時保護される。
積以後、その全表面にレジスト３４を覆い、上記２Ｂ図
の写真蝕刻工程に使われたコンタクトホールマスクを使
用して多結晶シリコン層３３、絶縁膜３２及び層間絶縁
膜１０を垂直にエツチングしてセルキャパシターストレ
ージ電極層をＭＯＳトランジスタのソース電極層９ａと
接触するためのコンタクトホール１２を形成する。この
時、絶縁膜３２は３０〇Å〜５００Ａ程度の多結晶シリ
コン層３３によりエッチング工程時保護される。
第２Ｆ図を参照すれば、上記ソース電極層Ｐａ上にコン
タクトホール１２を形成した後、レジスト３４を除去し
、上記多結晶シリコン層３３を所定厚さ、例えば１５０
０Å〜２０００八程度となるよう沈積する。
タクトホール１２を形成した後、レジスト３４を除去し
、上記多結晶シリコン層３３を所定厚さ、例えば１５０
０Å〜２０００八程度となるよう沈積する。
第２Ｇ図を参照すれば、上記１５００Å〜２０００八程
度の厚さで沈積された表面にレジシト３５を覆い、スト
レージ電極マスクを適用し通常の写真蝕刻工程により多
結晶シリコン層３３を垂直にエツチングする。
度の厚さで沈積された表面にレジシト３５を覆い、スト
レージ電極マスクを適用し通常の写真蝕刻工程により多
結晶シリコン層３３を垂直にエツチングする。
第２Ｈ図を参照すれば、上記垂直エツチング工程に引き
続き湿式蝕刻法により水平エツチングを行ない露出され
た多結晶シリコン層３３の側面を所定深さほど水平方向
にエツチングする。
続き湿式蝕刻法により水平エツチングを行ない露出され
た多結晶シリコン層３３の側面を所定深さほど水平方向
にエツチングする。
第２１図を参照すれば、湿式エツチング以後レジスト３
５を除去してから残された構造物の全表面に薄膜の第２
絶縁膜３６をＢＯÅ〜８０Ａ程度に沈積し、引き続き上
記第２絶縁膜３６を蝕刻工程から保護しうる程度の厚さ
、例えば３００Å〜５００八程度の厚さでＮ１ドーピン
グされ第３導体層の役目をする多結晶シリコン層３７を
沈積する。
５を除去してから残された構造物の全表面に薄膜の第２
絶縁膜３６をＢＯÅ〜８０Ａ程度に沈積し、引き続き上
記第２絶縁膜３６を蝕刻工程から保護しうる程度の厚さ
、例えば３００Å〜５００八程度の厚さでＮ１ドーピン
グされ第３導体層の役目をする多結晶シリコン層３７を
沈積する。
第２１図を参照すれば、上記多結晶シリコン層３７の全
表面にレジスト３８を覆い、上記したストレージ電極層
マスクを適用して通常の写真蝕刻工程により多結晶シリ
コン層３７及び第２絶縁膜３６を垂直にエツチングして
多結晶シリコン層３０の一部表面を露出させる。
表面にレジスト３８を覆い、上記したストレージ電極層
マスクを適用して通常の写真蝕刻工程により多結晶シリ
コン層３７及び第２絶縁膜３６を垂直にエツチングして
多結晶シリコン層３０の一部表面を露出させる。
第２に図を参照すれば、上記露出工程以後レジスト３８
を除去して結果構造物の全表面にＬＰＧＶＤ方法により
１５００Å〜２０００八程度の厚さになるようにＮ＋ト
ド−ングされた多結晶シリコン層３７は一部表面が露出
された多結晶シリコン層３０と電気的に接触される。
を除去して結果構造物の全表面にＬＰＧＶＤ方法により
１５００Å〜２０００八程度の厚さになるようにＮ＋ト
ド−ングされた多結晶シリコン層３７は一部表面が露出
された多結晶シリコン層３０と電気的に接触される。
第２Ｌ図を参照すれば、上記多結晶シリコン層３７を沈
積した後、全表面にレジスト３９を覆い、プレート電極
層マスクを適用して通常の写真蝕刻工程によりビットラ
インコンタクトの形成されるところの付近の多結晶シリ
コン層３７．３０を垂直にエツチングする。
積した後、全表面にレジスト３９を覆い、プレート電極
層マスクを適用して通常の写真蝕刻工程によりビットラ
インコンタクトの形成されるところの付近の多結晶シリ
コン層３７．３０を垂直にエツチングする。
第２Ｍ図を参照すれば、上記エツチング工程以後は第１
Ｈ図の工程と同一の手順でビットライン２０を形成し製
造工程を完了する。
Ｈ図の工程と同一の手順でビットライン２０を形成し製
造工程を完了する。
（発明の効果）
上述した通り、本発明では、ＤＲＡＭ のセルキャパ
シターを製造する際、従来のスタック形４Ｍ ＤＲＡＭ
製造技術をそのまま適用しながらストレージ電極層の上
面及び側面だけでなはなく、下面までキャパシターの有
効面積として活用できる。したがって、４Ｍ ＤＲＡＭ
製造技術によってメモリセルの静電容量を従来の２倍程
度に増加させることができるから、手軽に１６Ｍ ＤＲ
ＡＭを製造することができる。
シターを製造する際、従来のスタック形４Ｍ ＤＲＡＭ
製造技術をそのまま適用しながらストレージ電極層の上
面及び側面だけでなはなく、下面までキャパシターの有
効面積として活用できる。したがって、４Ｍ ＤＲＡＭ
製造技術によってメモリセルの静電容量を従来の２倍程
度に増加させることができるから、手軽に１６Ｍ ＤＲ
ＡＭを製造することができる。
また、湿式蝕刻法により水平方向の過度蝕刻を利用する
ので別途のマスク数を増加させる必要がない。
ので別途のマスク数を増加させる必要がない。
第１Ａ図乃至第１Ｈ図は、従来のスタック形４ＭＤＲＡ
Ｍ製造工程順序図、 第２Ａ図乃至第２Ｍ図は、本発明による超高集積スタッ
ク形 ＤＲＡＭ 製造工程順序図である。 １・・・半導体基板 ２・・・Ｐ形つェル、 ３・・・アクティブ領域、 ４・・・素子分離領域、 ５・・・フィールド酸化膜、 ６・・・チャンネルストッパ、 ７・・・ゲート酸化膜、 ８・・・ワードライン導電層、 ９ａ・・・ソース電極層、 ９ｂ・・・ドレイン電極層、 １０・・・層間絶縁膜、 １１．１４．１７．３１．３４．３５．３８．３９１２
・・・コンタクトホール、 １３．１６．３０，３３．３７・・・多結晶シリコン層
、１５．３２．３６・・・絶縁膜、 １８・・・表面安定化膜、 １９・・・ビットラインコンタク ２０・・・ビットライン、 トホール、 ・・・レジスト、 ２１・・・ペツシベーション （ｐａｓｓｊｖａｔｊｏｎ 膜。
Ｍ製造工程順序図、 第２Ａ図乃至第２Ｍ図は、本発明による超高集積スタッ
ク形 ＤＲＡＭ 製造工程順序図である。 １・・・半導体基板 ２・・・Ｐ形つェル、 ３・・・アクティブ領域、 ４・・・素子分離領域、 ５・・・フィールド酸化膜、 ６・・・チャンネルストッパ、 ７・・・ゲート酸化膜、 ８・・・ワードライン導電層、 ９ａ・・・ソース電極層、 ９ｂ・・・ドレイン電極層、 １０・・・層間絶縁膜、 １１．１４．１７．３１．３４．３５．３８．３９１２
・・・コンタクトホール、 １３．１６．３０，３３．３７・・・多結晶シリコン層
、１５．３２．３６・・・絶縁膜、 １８・・・表面安定化膜、 １９・・・ビットラインコンタク ２０・・・ビットライン、 トホール、 ・・・レジスト、 ２１・・・ペツシベーション （ｐａｓｓｊｖａｔｊｏｎ 膜。
Claims (8)
- （１）一つのトランジスタと、一つのスタックキャパシ
ターより構成される複数のメモリセルを具備する半導体
装置の製造方法において、 半導体基板上に通常のトランジスタ製造工程により前記
トランジスタを形成し全表面に層間絶縁膜を沈積させる
工程と、 前記層間絶縁膜の全表面に第１導体層を沈積させマスク
を使用して垂直蝕刻パターンを形成した後第１導電体層
を蝕刻して所定のパターンを形成する工程と、 前記第１導電体層の垂直蝕刻パターンをそのまま維持し
た状態で第１導体層を湿式蝕刻法により水平に過度蝕刻
する工程と、 水平に過度蝕刻された第１導体層が形成された構造物の
全表面上に薄膜の第１絶縁膜を沈積させ、引き続きこの
絶縁膜を保護しうる程度の厚さに第２導体層を沈積させ
る工程と、 前記第１導体層を垂直に蝕刻する時使ったパターンのマ
スクを適用して前記第２導体層、薄膜の第１絶縁膜及び
層間絶縁膜を垂直に蝕刻して前記トランジスタと接触す
るための第１コンタクトホールを形成する工程と、 前記コンタクトホールの形成された構造物の全表面上に
所定厚さになるように前記第２導体層を追加して沈積す
る工程と、 マスクを使用して垂直蝕刻パターンを形成した後前記第
２導電体層を垂直に蝕刻して所定のパターンを形成する
工程と、 前記第２導体層の垂直蝕刻パターンをそのまま維持した
状態で湿式蝕刻法により第２導体層を水平に過度蝕刻す
る工程と、 前記過度蝕刻パターンを除去した構造物の全表面上に薄
膜の第２絶縁膜を沈積させ、引き続きこの絶縁膜を保護
しうる程度の厚さに第３導体層を沈積させる工程と、 前記第２導体層を垂直に蝕刻する時使ったマスクを適用
して前記第３導体層、薄膜の第２絶縁膜を垂直に蝕刻し
前記第１導体層に一部表面を露出させる工程と、 前記第１導体層の一部表面が露出された構造物の全表面
上に所定厚さに前記第３導体層を追加して沈積させる工
程とを具備してなることを特徴とする半導体装置の製造
方法。 - （２）前記第１及び第２絶縁膜は、熱酸化膜及び窒化膜
の積層膜に形成することを特徴とする請求項（１）記載
の半導体装置の製造方法。 - （３）前記第１乃至第３導体層は、不純物がドーピング
された多結晶シリコンであることを特徴とする請求項（
２）記載の半導体装置の製造方法。 - （４）前記第１及び第２絶縁膜は、６０Å〜８０Åの厚
さにすることを特徴とする請求項（３）記載の半導体装
置の製造方法。 - （５）前記第１及び第２絶縁膜を保護しうる程度の第１
及び第３導体層の厚さは、３００Å〜５００Åであるこ
とを特徴とする請求項（４）記載の半導体装置の製造方
法。 - （６）前記第１及び第３導体層の所定厚さは１５００Å
〜２０００Åであることを特徴とする請求項（５）記載
の半導体装置の製造方法。 - （７）前記トランジスタは、ＭＯＳトランジスタである
ことを特徴とする請求項（１）記載の半導体装置の製造
方法。 - （８）前記第３導体層の全表面上に表面安定化層を沈積
する工程と、 前記トランジスタと接触するための第２コンタクトホー
ルを形成するため、通常の写真蝕刻工程により前記表面
安定化層、第３及び第１導体層そして層間絶縁膜を垂直
に蝕刻する工程と、 前記第２コンタクトホールの形成された構造物上に金属
配線工程により前記メモリセルのビットラインを形成す
る工程をさらに具備したことを特徴とする請求項（７）
記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900007268A KR930000718B1 (ko) | 1990-05-21 | 1990-05-21 | 반도체장치의 제조방법 |
| KR90-7268 | 1990-05-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0424961A true JPH0424961A (ja) | 1992-01-28 |
| JPH0724285B2 JPH0724285B2 (ja) | 1995-03-15 |
Family
ID=19299238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25168890A Expired - Lifetime JPH0724285B2 (ja) | 1990-05-21 | 1990-09-20 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH0724285B2 (ja) |
| KR (1) | KR930000718B1 (ja) |
| DE (1) | DE4031414A1 (ja) |
| FR (1) | FR2662302B1 (ja) |
| GB (1) | GB2244375B (ja) |
| IT (1) | IT1243103B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930006732B1 (ko) * | 1991-05-08 | 1993-07-23 | 재단법인 한국전자통신연구소 | 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| JP2569048B2 (ja) * | 1987-05-27 | 1997-01-08 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| EP0750347B1 (en) * | 1987-06-17 | 2002-05-08 | Fujitsu Limited | Dynamic random access memory device and method of producing the same |
| JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
| US5116776A (en) * | 1989-11-30 | 1992-05-26 | Sgs-Thomson Microelectronics, Inc. | Method of making a stacked copacitor for dram cell |
| KR920010204B1 (ko) * | 1989-12-02 | 1992-11-21 | 삼성전자 주식회사 | 초고집적 디램셀 및 그 제조방법 |
-
1990
- 1990-05-21 KR KR1019900007268A patent/KR930000718B1/ko not_active IP Right Cessation
- 1990-09-20 GB GB9020502A patent/GB2244375B/en not_active Expired - Lifetime
- 1990-09-20 FR FR909011611A patent/FR2662302B1/fr not_active Expired - Lifetime
- 1990-09-20 JP JP25168890A patent/JPH0724285B2/ja not_active Expired - Lifetime
- 1990-09-24 IT IT02155090A patent/IT1243103B/it active IP Right Grant
- 1990-10-04 DE DE4031414A patent/DE4031414A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| IT9021550A1 (it) | 1992-03-24 |
| FR2662302A1 (fr) | 1991-11-22 |
| KR910020901A (ko) | 1991-12-20 |
| KR930000718B1 (ko) | 1993-01-30 |
| FR2662302B1 (fr) | 1992-08-14 |
| GB9020502D0 (en) | 1990-10-31 |
| IT9021550A0 (it) | 1990-09-24 |
| DE4031414A1 (de) | 1991-11-28 |
| GB2244375A (en) | 1991-11-27 |
| GB2244375B (en) | 1994-06-15 |
| JPH0724285B2 (ja) | 1995-03-15 |
| IT1243103B (it) | 1994-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4302785B2 (ja) | 酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法 | |
| JPH0653412A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0365905B2 (ja) | ||
| JPH08250677A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2885540B2 (ja) | メモリセルの製造方法 | |
| KR0151197B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| US5114873A (en) | Method for manufacturing a stacked capacitor DRAM cell | |
| JPH11168199A (ja) | 半導体記憶装置及びその製造方法 | |
| US5563088A (en) | Method for fabricating a stacked capacitor in a DRAM cell | |
| JPS6156445A (ja) | 半導体装置 | |
| US5534457A (en) | Method of forming a stacked capacitor with an "I" shaped storage node | |
| JPS62259464A (ja) | 半導体記憶装置の製造方法 | |
| JPH02143456A (ja) | 積層型メモリセルの製造方法 | |
| JP3241789B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| KR930004985B1 (ko) | 스택구조의 d램셀과 그 제조방법 | |
| JP2627515B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0424961A (ja) | 半導体装置の製造方法 | |
| JP3305483B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1022471A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3355613B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2969789B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3424200B2 (ja) | メモリーセル・キャパシタアレイのビット線形成方法 | |
| KR0165304B1 (ko) | 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법 | |
| JP2001135803A (ja) | ダイナミックランダムアクセスメモリ及びその製造方法 | |
| JPH08222708A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080315 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090315 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100315 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 16 |