JPH04246729A - Ｉ／ｏアダプタにおけるメモリ選択制御方法 - Google Patents
Ｉ／ｏアダプタにおけるメモリ選択制御方法Info
- Publication number
- JPH04246729A JPH04246729A JP1192191A JP1192191A JPH04246729A JP H04246729 A JPH04246729 A JP H04246729A JP 1192191 A JP1192191 A JP 1192191A JP 1192191 A JP1192191 A JP 1192191A JP H04246729 A JPH04246729 A JP H04246729A
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- cpu
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- Pending
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- 238000000034 method Methods 0.000 title claims description 6
- 238000011068 loading method Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はプログラムロード方式を
採用したＣＰＵを搭載するＩ／Ｏアダプタにおけるメモ
リ選択制御方法にかかり、特に電源立ち上げ時及びプロ
グラムロード前のイニシャル時等のＲＡＭの内容が保障
できない場合に限って、ＲＯＭを使用することにより、
プログラムロード後の通常運用時にはＲＯＭエリアを考
慮せずメモリマップを構成できるようにしたＩ／Ｏアダ
プタにおけるメモリ選択制御方法に関するものである。
採用したＣＰＵを搭載するＩ／Ｏアダプタにおけるメモ
リ選択制御方法にかかり、特に電源立ち上げ時及びプロ
グラムロード前のイニシャル時等のＲＡＭの内容が保障
できない場合に限って、ＲＯＭを使用することにより、
プログラムロード後の通常運用時にはＲＯＭエリアを考
慮せずメモリマップを構成できるようにしたＩ／Ｏアダ
プタにおけるメモリ選択制御方法に関するものである。
【０００２】
【従来の技術】従来の方式は、特開平１−２３７７３２
号公報に開示されているように、複数のＲＯＭの中から
１つのＲＯＭの選択してプログラム実行していた。
号公報に開示されているように、複数のＲＯＭの中から
１つのＲＯＭの選択してプログラム実行していた。
【０００３】また、特開平１−３０５４２６号公報に記
載されているように、ＲＡＭの内容が保障できる通常運
用時にＲＯＭとＲＡＭの選択をバンク切換えにより行っ
ていた。
載されているように、ＲＡＭの内容が保障できる通常運
用時にＲＯＭとＲＡＭの選択をバンク切換えにより行っ
ていた。
【０００４】
【発明が解決しようとする課題】上記従来技術は、メモ
リマップの構成方法という点について配慮されておらず
、スタート番地からの一定のアドレス空間は無条件でＲ
ＯＭを選択しており、ＲＯＭエリアを考慮してメモリマ
ップを構成する必要があった。
リマップの構成方法という点について配慮されておらず
、スタート番地からの一定のアドレス空間は無条件でＲ
ＯＭを選択しており、ＲＯＭエリアを考慮してメモリマ
ップを構成する必要があった。
【０００５】本発明の目的は、電源立ち上げ時及びプロ
グラムロード前のイニシャル時などＲＡＭの内容が保障
できない時のみＲＯＭを使用することにより、プログラ
ムロード後の通常運用時にはＲＯＭエリアを考慮せずメ
モリマップを構成できるようにすることにある。
グラムロード前のイニシャル時などＲＡＭの内容が保障
できない時のみＲＯＭを使用することにより、プログラ
ムロード後の通常運用時にはＲＯＭエリアを考慮せずメ
モリマップを構成できるようにすることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、ＣＰＵのスタート番地からのあるアドレス空間を、
ＲＡＭの内容が保障できるときはＲＡＭで構成して、保
障できないときはＲＯＭで構成できるようにした。すな
わち、スタート番地からの一定のアドレス空間をＲＡＭ
とＲＯＭの両方で構成し、ＲＡＭの内容が保障できるか
できないかの条件により、ＲＡＭかＲＯＭかの選択を行
うようにしたものである。
に、ＣＰＵのスタート番地からのあるアドレス空間を、
ＲＡＭの内容が保障できるときはＲＡＭで構成して、保
障できないときはＲＯＭで構成できるようにした。すな
わち、スタート番地からの一定のアドレス空間をＲＡＭ
とＲＯＭの両方で構成し、ＲＡＭの内容が保障できるか
できないかの条件により、ＲＡＭかＲＯＭかの選択を行
うようにしたものである。
【０００７】上記他の目的を達成するために、電源立ち
上げ時及びプログラムロード前のイニシャル時など、上
位ＣＰＵにＩ／Ｏ上アダプタ制御用のプログラムをロー
ドさせるかさせないかの判定ができるフラグを設けたも
のである。
上げ時及びプログラムロード前のイニシャル時など、上
位ＣＰＵにＩ／Ｏ上アダプタ制御用のプログラムをロー
ドさせるかさせないかの判定ができるフラグを設けたも
のである。
【０００８】
【作用】ＲＡＭかＲＯＭかの選択は、プログラムをロー
ドする機構の状態を示すハード信号により選択されるた
め、ＣＰＵは常に確定した情報を得ることができるので
誤動作することがない。つまり、ＲＡＭの内容が保障で
きないときは、ＲＯＭを使用することにより、情報を確
定させる。
ドする機構の状態を示すハード信号により選択されるた
め、ＣＰＵは常に確定した情報を得ることができるので
誤動作することがない。つまり、ＲＡＭの内容が保障で
きないときは、ＲＯＭを使用することにより、情報を確
定させる。
【０００９】また、Ｉ／Ｏアダプタ制御用プログラムを
上位ＣＰＵにロードさせるかさせないかを判定するフラ
グは、Ｉ／Ｏアダプタ制御用プログラムのロード完了後
に上位ＣＰＵが設定するため、誤動作することがない。 なお、フラグのリセットはプログラムを記憶しているメ
モリと同じリセット条件を使用する。
上位ＣＰＵにロードさせるかさせないかを判定するフラ
グは、Ｉ／Ｏアダプタ制御用プログラムのロード完了後
に上位ＣＰＵが設定するため、誤動作することがない。 なお、フラグのリセットはプログラムを記憶しているメ
モリと同じリセット条件を使用する。
【００１０】
【実施例】以下、添付の図面に示す実施例により、更に
詳細に本発明について説明する。
詳細に本発明について説明する。
【００１１】図１は、本発明を採用した遠隔電源制御（
ＲＰＣ）をサポートする回線制御用Ｉ／Ｏアダプタ２を
搭載する装置１のブロック図である。
ＲＰＣ）をサポートする回線制御用Ｉ／Ｏアダプタ２を
搭載する装置１のブロック図である。
【００１２】Ｉ／Ｏアダプタ２の電源は、ブレーカ６を
オンすることにより、サブ電源５から供給する。これに
対して、装置１の電源は、ブレーカ６をオンしてから手
動電源スイッチ８もしくはリモートスイッチ７をオンす
ることにより、メイン電源４から供給する。
オンすることにより、サブ電源５から供給する。これに
対して、装置１の電源は、ブレーカ６をオンしてから手
動電源スイッチ８もしくはリモートスイッチ７をオンす
ることにより、メイン電源４から供給する。
【００１３】リモートスイッチ７の制御は、次のように
行われる。すなわち、回線３及び回線制御部（ＲＰＣ）
２６を介して受信したシーケンスに基づいて、ＣＰＵ（
ローカルプロセッサ）２１はリモートスイッチレジスタ
２７の内容を設定する。そして、リモートスイッチレジ
スタ２７に設定された内容によって、リモートスイッチ
７が制御される。
行われる。すなわち、回線３及び回線制御部（ＲＰＣ）
２６を介して受信したシーケンスに基づいて、ＣＰＵ（
ローカルプロセッサ）２１はリモートスイッチレジスタ
２７の内容を設定する。そして、リモートスイッチレジ
スタ２７に設定された内容によって、リモートスイッチ
７が制御される。
【００１４】装置１とＩ／Ｏアダプタ２の間におけるデ
ータの授受は、共有メモリ（ＲＡＭ）２３を介して行な
われる。また、専用メモリ（ＲＡＭ）２４は、ＣＰＵ２
１だけがアクセスできるメモリである。
ータの授受は、共有メモリ（ＲＡＭ）２３を介して行な
われる。また、専用メモリ（ＲＡＭ）２４は、ＣＰＵ２
１だけがアクセスできるメモリである。
【００１５】ＣＰＵ２１はプログラムを上位ＣＰＵより
ロードして実行する方式を採用したＣＰＵであり、スタ
ート番地は（００００）１６である。また、メモリ空間
はＲＡＭ２３とＲＡＭ２４から構成され、さらにスター
ト番地から一定のアドレス空間に対してはスタートメモ
リ（ＲＯＭ）２２を配置している。つまり、スタート番
地からの一定のアドレス空間には、ＲＡＭ２３とＲＯＭ
２２が重ねて配置されている。
ロードして実行する方式を採用したＣＰＵであり、スタ
ート番地は（００００）１６である。また、メモリ空間
はＲＡＭ２３とＲＡＭ２４から構成され、さらにスター
ト番地から一定のアドレス空間に対してはスタートメモ
リ（ＲＯＭ）２２を配置している。つまり、スタート番
地からの一定のアドレス空間には、ＲＡＭ２３とＲＯＭ
２２が重ねて配置されている。
【００１６】重ねて配置されたＲＡＭ２３とＲＯＭ２２
は、ＲＡＭ２３の内容が保障できるかできないかを判定
する装置状態信号２８に基づいて、その一方が選択され
て使用される。つまり、メイン電源４から装置１に電源
が供給されプログラムのロードが完了している場合には
、ＲＡＭ２３の内容が保障できるので、ＲＡＭ２３を使
用する。メイン電源４からの電源が装置１に供給されて
いないプログラムロード前は、ＲＡＭ２３の内容が保障
できないので、ＲＯＭ２２を使用する。
は、ＲＡＭ２３の内容が保障できるかできないかを判定
する装置状態信号２８に基づいて、その一方が選択され
て使用される。つまり、メイン電源４から装置１に電源
が供給されプログラムのロードが完了している場合には
、ＲＡＭ２３の内容が保障できるので、ＲＡＭ２３を使
用する。メイン電源４からの電源が装置１に供給されて
いないプログラムロード前は、ＲＡＭ２３の内容が保障
できないので、ＲＯＭ２２を使用する。
【００１７】図１において、ロードフラグレジスタ２５
は、メイン電源４のオン／オフによってはイニシャライ
ズされないレジスタであり、ＲＡＭ２４に回線制御部２
６をサポートするためのマイクロプログラムがロードさ
れているかいないかを示すレジスタである。すなわち、
マイクロプログラムがロードされている場合には“１”
が設定され、マイクロプログラムがロードされていない
場合には、“０”が設定される。
は、メイン電源４のオン／オフによってはイニシャライ
ズされないレジスタであり、ＲＡＭ２４に回線制御部２
６をサポートするためのマイクロプログラムがロードさ
れているかいないかを示すレジスタである。すなわち、
マイクロプログラムがロードされている場合には“１”
が設定され、マイクロプログラムがロードされていない
場合には、“０”が設定される。
【００１８】図２は、図１に示した装置１から回線制御
用Ｉ／Ｏアダプタ２にマイクロプログラムをロードする
際におけるＲＯＭ２２とＲＡＭ２３，２４とロードフラ
グレジスタ２５の状態を示す説明図である。
用Ｉ／Ｏアダプタ２にマイクロプログラムをロードする
際におけるＲＯＭ２２とＲＡＭ２３，２４とロードフラ
グレジスタ２５の状態を示す説明図である。
【００１９】（ステップＡ）まず、ブレーカ６をオンす
ることにより、サブ電源５から回線制御用Ｉ／Ｏアダプ
タ２に電源が供給され、ロードフラグレジスタ２５に初
期値“０”が設定される。そして、装置１に電源が供給
されていないため、ＲＯＭ２２が使用される。ＲＯＭ２
２が選択されたことにより、ＣＰＵ２１は、最初にロー
ドフラグレジスタ２５の値を読み、設定値が“０”であ
るため、リモートスイッチ７をオンする。装置１はリモ
ートスイッチ７がオンされたことにより、メイン電源４
より電源が供給され、装置１はイニシャライズされる。 そこで、装置１はＩ／Ｏアダプタ２に対してＩ／Ｏアダ
プタの初期設定プログラム９とマイクロローダプログラ
ム１０をＲＡＭ２３にロードする。
ることにより、サブ電源５から回線制御用Ｉ／Ｏアダプ
タ２に電源が供給され、ロードフラグレジスタ２５に初
期値“０”が設定される。そして、装置１に電源が供給
されていないため、ＲＯＭ２２が使用される。ＲＯＭ２
２が選択されたことにより、ＣＰＵ２１は、最初にロー
ドフラグレジスタ２５の値を読み、設定値が“０”であ
るため、リモートスイッチ７をオンする。装置１はリモ
ートスイッチ７がオンされたことにより、メイン電源４
より電源が供給され、装置１はイニシャライズされる。 そこで、装置１はＩ／Ｏアダプタ２に対してＩ／Ｏアダ
プタの初期設定プログラム９とマイクロローダプログラ
ム１０をＲＡＭ２３にロードする。
【００２０】（ステップＢ）ＣＰＵ２１は、Ｉ／Ｏアダ
プタの初期設定プログラム９を実行する。
プタの初期設定プログラム９を実行する。
【００２１】（ステップＣ）ＣＰＵ２１は、マイクロロ
ーダプログラム１０を実行する。
ーダプログラム１０を実行する。
【００２２】（ステップＤ）マイクロローダプログラム
１０が実行されたことにより、装置１はＲＡＭ２３にＣ
ＰＵマイクロプログラム１１をロードし、ＲＡＭ２４に
ＲＰＣマイクロプログラム１２をロードする。ロード完
了後、ＣＰＵ２１はロードフラグレジスタ２５に“１”
を設定する。次に、ＣＰＵ２１はＣＰＵマイクロプログ
ラム１１を実行するが、ここでＲＰＣモードに切り替え
るため、リモートスイッチ７をオフする。
１０が実行されたことにより、装置１はＲＡＭ２３にＣ
ＰＵマイクロプログラム１１をロードし、ＲＡＭ２４に
ＲＰＣマイクロプログラム１２をロードする。ロード完
了後、ＣＰＵ２１はロードフラグレジスタ２５に“１”
を設定する。次に、ＣＰＵ２１はＣＰＵマイクロプログ
ラム１１を実行するが、ここでＲＰＣモードに切り替え
るため、リモートスイッチ７をオフする。
【００２３】（ステップＥ）リモートスイッチ７がオフ
されたことにより、メイン電源４がオフされ、ＲＡＭ２
３のデータが不確定になる。そこで、ＲＯＭ２２が選択
使用される。ＲＯＭ２２の選択により、ＣＰＵ２１はロ
ードフラグレジスタ２５の値を読み、設定値が“１”で
あるため実行領域をＲＡＭ２４に移す。
されたことにより、メイン電源４がオフされ、ＲＡＭ２
３のデータが不確定になる。そこで、ＲＯＭ２２が選択
使用される。ＲＯＭ２２の選択により、ＣＰＵ２１はロ
ードフラグレジスタ２５の値を読み、設定値が“１”で
あるため実行領域をＲＡＭ２４に移す。
【００２４】（ステップＦ）ＣＰＵ２１は、ＲＡＭ２４
に格納されているＲＰＣマイクロプログラム１２を実行
し、ＲＰＣオンシーケンス待ち状態となる。
に格納されているＲＰＣマイクロプログラム１２を実行
し、ＲＰＣオンシーケンス待ち状態となる。
【００２５】その後、回線３を通じて回線制御用Ｉ／Ｏ
アダプタ２がＲＰＣオンシーケンスを受信すると、リモ
ートスイッチ７がオンし、装置１はＩ／Ｏアダプタ初期
設定プログラム９とマイクロロードプログラム１０をＲ
ＡＭ２３にロードする。
アダプタ２がＲＰＣオンシーケンスを受信すると、リモ
ートスイッチ７がオンし、装置１はＩ／Ｏアダプタ初期
設定プログラム９とマイクロロードプログラム１０をＲ
ＡＭ２３にロードする。
【００２６】（ステップＧ）ＣＰＵ２１は、Ｉ／Ｏアダ
プタの初期設定プログラム９を実行する。
プタの初期設定プログラム９を実行する。
【００２７】（ステップＨ）ＣＰＵ２１は、マイクロロ
ードプログラム１０を実行する。
ードプログラム１０を実行する。
【００２８】（ステップＩ）マイクロロードプログラム
１０が実行されたことにより、装置１はＲＡＭ２３にＣ
ＰＵマイクロプログラム１１をロードする。ロード完了
後、Ｉ／Ｏアダプタ２は通常運用を行う。
１０が実行されたことにより、装置１はＲＡＭ２３にＣ
ＰＵマイクロプログラム１１をロードする。ロード完了
後、Ｉ／Ｏアダプタ２は通常運用を行う。
【００２９】なお、通常運用中に回線３を通じてＩ／Ｏ
アダプタＲＰＣオフシーケンスを受信したら、リモート
スイッチ７をオフにして、ステップＥ以降の動作状態に
なる。つまり、ロードフラグレジスタ２５を設けたこと
により、必要なプログラムを必要なときにロードさせる
ことができる効果がある。
アダプタＲＰＣオフシーケンスを受信したら、リモート
スイッチ７をオフにして、ステップＥ以降の動作状態に
なる。つまり、ロードフラグレジスタ２５を設けたこと
により、必要なプログラムを必要なときにロードさせる
ことができる効果がある。
【００３０】また、電源立ち上げ時及びプログラムロー
ド前のイニシャル時などに、上位ＣＰＵがＩ／Ｏアダプ
タ制御用のプログラムをロードさせるかさせないかの判
定をするためのロードフラグレジスタ２５は、Ｉ／Ｏア
ダプタ制御用プログラムのロード完了後にＣＰＵによっ
て設定されるため、誤動作することがない。なお、フラ
グのリセットはプログラムを記憶しているメモリと同じ
リセット条件が使用されている。
ド前のイニシャル時などに、上位ＣＰＵがＩ／Ｏアダプ
タ制御用のプログラムをロードさせるかさせないかの判
定をするためのロードフラグレジスタ２５は、Ｉ／Ｏア
ダプタ制御用プログラムのロード完了後にＣＰＵによっ
て設定されるため、誤動作することがない。なお、フラ
グのリセットはプログラムを記憶しているメモリと同じ
リセット条件が使用されている。
【００３１】
【発明の効果】本発明によれば、ＲＡＭの内容が保障で
きるかできないかにより、ＲＡＭかＲＯＭのどちらかを
選択して使用できるので、ＣＰＵは常に確定したプログ
ラムを得ることができるとともに、通常運用時はＲＯＭ
領域を考慮せずメモリマップを構成できる効果がある。
きるかできないかにより、ＲＡＭかＲＯＭのどちらかを
選択して使用できるので、ＣＰＵは常に確定したプログ
ラムを得ることができるとともに、通常運用時はＲＯＭ
領域を考慮せずメモリマップを構成できる効果がある。
【図１】本発明の一実施例を示すブロック図。
【図２】マイクロプログラムの動作状態を示す図。
１．装置
２．回線制御用Ｉ／Ｏアダプタ
４．メイン電源
５．サブ電源
２１．ローカルプロセッサ（ＣＰＵ）
２２．スタートメモリ（ＲＯＭ）
２３．共有メモリ（ＲＡＭ）
２４．専用メモリ（ＲＡＭ）
Claims (1)
- 【請求項１】プログラムを他のデバイスからロードして
実行する方式を採用したＣＰＵと、そのＣＰＵのメモリ
空間を構成するＲＡＭとからなるＩ／Ｏアダプタにおい
て、上記ＣＰＵのスタート番地からの一定のアドレス空
間にＲＡＭとＲＯＭを重ねて配置し、ＲＡＭの内容が保
障できないときには、上記ＲＯＭからプログラムを読み
出してＣＰＵを動作させることを特徴とするＩ／Ｏアダ
プタにおけるメモリ選択制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192191A JPH04246729A (ja) | 1991-02-01 | 1991-02-01 | Ｉ／ｏアダプタにおけるメモリ選択制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192191A JPH04246729A (ja) | 1991-02-01 | 1991-02-01 | Ｉ／ｏアダプタにおけるメモリ選択制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246729A true JPH04246729A (ja) | 1992-09-02 |
Family
ID=11791157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192191A Pending JPH04246729A (ja) | 1991-02-01 | 1991-02-01 | Ｉ／ｏアダプタにおけるメモリ選択制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08110877A (ja) * | 1994-10-12 | 1996-04-30 | Nec Shizuoka Ltd | Ｒｏｍ内容のコピー方式 |
-
1991
- 1991-02-01 JP JP1192191A patent/JPH04246729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08110877A (ja) * | 1994-10-12 | 1996-04-30 | Nec Shizuoka Ltd | Ｒｏｍ内容のコピー方式 |
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