JPH04230053A - 局所的条件を補償する集積回路 - Google Patents

局所的条件を補償する集積回路

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JPH04230053A
JPH04230053A JP3128017A JP12801791A JPH04230053A JP H04230053 A JPH04230053 A JP H04230053A JP 3128017 A JP3128017 A JP 3128017A JP 12801791 A JP12801791 A JP 12801791A JP H04230053 A JPH04230053 A JP H04230053A
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leakage current
line
leakage
compensation
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JP3128017A
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Masakazu Shoji
マサカズ　ジョージ
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American Telephone and Telegraph Co Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は一般的に集積回路、より具体的に
は能動要素の振舞いが能動要素を含む集積回路の部分に
局所的な条件により影響を受ける集積回路に係る。その
ような局所的条件の例は、パターンの寸法、局所的な温
度差及び局所的雑音である。
【０００２】
【本発明の背景】
【本発明の分野】集積回路の能動要素の振舞いに局所的
条件が影響を与える１つの領域は、漏れ電流である。現
在の集積回路のある種の型に使われているトランジスタ
は、本質的に“漏れ”がある。すなわち、トランジスタ
がオフになっている時でも、ソースからドレインへの電
流がある。パターン寸法が減少し、回路の複雑さが増す
とともに、トランジスタがオフになっている時の漏れ電
流は、より重要でより局所的な条件の問題となる。漏れ
電流が重要な問題になっている集積回路の種類は、ＣＭ
ＯＳＦＥＴで製作したダイナミックゲートを用いたもの
である。そのような集積回路については、マサカズ　　
ショージ（ＭａｓａｋａｚｕＳｈｏｊｉ）、ＣＭＯＳデ
ィジタル回路技術、プレンティス−ホール、エングルウ
ッド・クリフ、Ｎ．Ｊ．１９８８（以下“ショージ”と
よぶ）の第５章に述べられている。ＣＭＯＳＦＥＴにお
いて、固有の漏れ電流により生じる問題は、パターン寸
法が減少し、回路の複雑さが増すとともに、以下の理由
により増加する。
【０００３】・ＣＭＯＳＦＥＴの大きさが減少するとと
もに、その閾値電圧は一般に減少する。その理由は、パ
ワー供給電圧が減少するか、より低い閾値電圧でより高
度の特性を要求されるかのいずれかである。閾値電圧が
減少するとともに、漏れ電流は指数関数的に増加する。
【０００４】・単一の集積回路中に作られるシステムの
複雑さが増すとともに、信号を効率的に処理するために
、より複雑な論理ゲートが要求され、１つのノードに接
続された数百もの多くのＦＥＴが存在することがある。 １つのノードに接続されたＦＥＴの数が増すにつれ、ノ
ード中の漏れ電流と１つのＦＥＴのみがオンの時に流れ
る電流の差は減少する。
【０００５】・デバイス数が増し、デバイス寸法が減少
するにつれ、デバイス形状、温度及び静電的に誘導され
る雑音の局所的な変動が、あるＦＥＴを貫く漏れ電流に
、次第に影響を与える。
【０００６】上のすべての理由により、ＣＭＯＳＦＥＴ
に固有の漏れは、ダイナミックプログラマブルロジック
アレイ（ＰＬＡ）及びダイナミックメモリのようなある
種の大規模集積回路中に、ＣＭＯＳＦＥＴを用いる限界
になると、当業者はみなしている。
【０００７】
【従来技術の記述】図１はダイナミックＣＭＯＳゲート
中の漏れ電流に対する従来技術の解を示す。回路１０１
はショージの２１３頁からとった。それは３入力ＮＯＲ
ゲートを含む。ＮＯＲゲートへの入力は、Ａ、Ｂ、及び
Ｃ、出力はＣと印されている。回路は二種類のＣＭＯＳ
電界効果トランジスタ（ＦＥＴ）で作られている。ＦＥ
Ｔ１０３及び１０７はＰＦＥＴで、他のＦＥＴはＮＦＥ
Ｔである。２つの型の機能の差は、ＰＦＥＴはゲートが
低電圧の時導電性で、一方ＮＦＥＴはそのゲートが高電
圧の時導電性であることである。回路１０１中のＦＥＴ
は、以下の機能をもつ。
【０００８】・ＮＦＥＴ１０５、１１７及び１１９はＮ
ＯＲ機能を果す。 ・ＰＦＥＴ１０３は出力ノード１１１をあらかじめ充電
する。 ・ＦＥＴ１１５は接地スイッチである。それがオンの時
、それはＮＦＥＴ１０５、１１７及び１１９のソース電
極を接地する。 ・ＰＦＥＴ１０７は通常小さなＦＥＴで、それはＮＦＥ
Ｔ１０５、１１７及び１１９がオフの時、それらを貫く
漏れ電流を補償する。
【０００９】回路１０１の動作はクロック信号１１３に
より制御される。クロック１１３が低の時、ＰＦＥＴ１
０３はオン、ＮＦＥＴ１１５はオフで、その結果線１１
１はＶＤＤにあらかじめ充電される。クロック１１３が
高になった時、ＰＦＥＴ１０３はオフでＮＦＥＴ１１５
はオンで、その結果ＮＦＥＴ１０５、１１７又は１１９
のいずれかがオン、すなわち線（Ａ、Ｂ）又は（Ｃ）の
いずれかが高論理値をもつなら、出力線１１１は接地さ
れ、もし線（Ａ、Ｂ）又は（Ｃ）のいずれもが高論理値
を持たないなら、出力線１１１はあらかじめ充電されて
いたＶＤＤのままである。線（Ａ、Ｂ）及び（Ｃ）の状
態と出力線Ｏ（１１１）のそれぞれの関係は、論理ＮＯ
Ｒ機能の関係である。
【００１０】上で述べたように、ＮＦＥＴ１０５、１１
７及び１１９がオフである時、それらを貫く漏れ電流が
存在する。ＰＦＥＴ１０７のゲートは接地され、従って
そのＰＦＥＴは常にオンで、ＰＦＥＴ１０７はそれを貫
く電流が、一方でＮＦＥＴ１０５、１１７及び１１９が
すべてオフの時、ＮＦＥＴ１０５、１１７及び１１９を
流れる漏れを補償でき、他方でＮＦＥＴ１０５、１１７
及び１１９の１ないし複数がオンの時、出力線１１１が
接地電位に近いように、十分小さいような大きさをもつ
。
【００１１】ＮＦＥＴ１０５、１１７及び１１９を貫く
漏れ電流をＰＦＥＴ１０７が補償することは、費用がか
かるようになってきた。集積回路が設計される時、ＮＦ
ＥＴ１０５、１１７及び１１９の漏れ電流を精密に予測
することは不可能であるから、ＰＦＥＴ１０７は実際の
漏れ電流より多くの電流を供給するよう、常に設計され
る。その結果、ＮＦＥＴ１０５、１１７及び１１９の１
つがオンの時、出力線１１１は完全には接地にならない
。もし、ＣＭＯＳＰＬＡの場合のように、出力線１１１
が別のゲートへの入力であるなら、そのゲートの論理動
作及び雑音感度は、出力線１１１が完全には接地にはな
らないという事実に影響を受ける可能性がある。
【００１２】ＰＦＥＴ１０７により生じる問題は、パタ
ーン寸法が減少し、回路の複雑さが増すとともに増加す
る。第１に、閾値電圧が減少するとともに、出力線１１
１を入力とするダイナミックＣＭＯＳゲートは、ＮＦＥ
Ｔ１０５、１１７及び１１９の１つがオンの時、出力線
１１１は接地にないという事実に対し、より敏感になる
。この敏感さの１つの結果は、そのＣＭＯＳゲート中の
漏れ電流の増加である。第２に、漏れ電流が増加し、か
つ１つのノードに接続されたＦＥＴの数が増すとともに
、全漏れ電流とＮＦＥＴ１０５、１１７及び１１９の任
意の１つがオンの時生じる電流との差は、減少しつづけ
る。ｎＦＥＴが接続されたノードの漏れ電流は、ｎＩＬ
　である。もしノードが論理デバイスとして十分機能す
べきであるなら、そのノードに接続されたＮＦＥＴの１
個だけがオンの時生じる電流ＩＯ　は、ｎＩＬ　より本
質的に大きくなければならない。第３に、集積回路の密
度及びその速度が増すとともに、回路中の雑音は増加し
、漏れ電流は雑音電圧の指数に比例して増加する。最後
に、デバイスの数が増すにつれ、局所的な効果も増す。 たとえば、以下のようなものである。
【００１３】・与えられたＮＦＥＴはＰＦＥＴ１０７か
らある距離離れて配置されている可能性がある。集積回
路を生成するプロセス中の不完全さにより、それは指定
したより大きいか小さいＩＬ　をもつ可能性がある。
【００１４】・ＰＦＥＴ１０７の位置より暖かいか冷た
い集積回路中の位置に、与えられたＮＦＥＴがある可能
性があり、やはり指定されたものより大きいか小さいＩ
Ｌ　を生じる。
【００１５】・与えられたＮＦＥＴは、ＰＦＥＴ１０７
の位置における容量より大きいか小さいゲート容量があ
る集積回路中の位置にある可能性がある。ＦＥＴのゲー
ト容量はその漏れ電流に関係しているから、その効果は
やはり指定したより大きいか小さいＩＬ　を生じる。
【００１６】従って、回路速度、密度及び複雑さが増す
とともに、ｎＩＬとＩＯ　は相互に近づき、一定の電流
を生じるＰＦＥＴ１０７のような電流源は、ますます不
十分になる。技術が必要とすること及びここで述べた装
置により実現されることは、局所的な条件（この場合、
漏れ電流）により生じる効果に対する補償が、補償すべ
き効果に正確に比例する集積回路である。
【００１７】
【本発明の要旨】一般的にいうと、ここで述べる装置は
集積回路の一部分中の能動要素に対する局所的な条件の
効果を、補償する。装置は少くとも以下の要素を含む。
【００１８】・局所的な条件を受け、それに対する応答
を生じ、それは能動要素に対する局所的な条件の効果に
比例する一部分中の検出要素。
【００１９】・応答に比例し、能動要素に対する局所的
条件の効果を補償する補償入力をその部分に供給するこ
とにより、局所的条件に対する検出要素の応答に反応す
る検出要素及びその部分に接続された補償手段。
【００２０】装置の重要な構成要素の中では、複数の局
所的条件が第１の複数の能動要素に含まれる各部に影響
を与える可能性がある。能動要素間に点々と入れられた
第２の複数の検出要素がある。補償手段はすべての検出
要素に結合され、それらの応答を局所的条件と反応させ
、補償入力を生成させる。
【００２１】ある種類の装置は、第１の漏れ電流を補償
する。その種類は、少くとも以下の要素を含む。・漏れ
電流決定要素それは集積回路の一部分中に組込まれ、第
１の漏れ電流に比例して変化する第２の漏れ電流を有す
る。
【００２２】・漏れ電流決定手段とその部分に接続され
た補償電流供給要素それは第２の漏れ電流を受け、第１
の漏れ電流に本質的に等しい補償電流を発生し、その部
分に補償電流を供給することにより、第２の漏れ電流に
応答する。
【００２３】漏れ電流決定要素はその部分中に含まれる
１ないし複数のデバイスを含んでよい。デバイスは漏れ
電流を補償するデバイスと同じ環境の影響を受ける。補
償電流供給要素は、電流ミラーでよい。装置の好ましい
実施例は、ダイナミックＣＭＯＳＰＬＡ中で実施される
。
【００２４】従って、本発明の１つの目的は、改善され
た集積回路を実現することである。漏れ電流がそれと正
確に同じ大きさの電流によって補償される集積回路を実
現することが、本発明のもう１つの目的である。改善さ
れたダイナミックＣＭＯＳ集積回路を実現することが本
発明の更に別の目的である。改善されたダイナミックＣ
ＭＯＳＰＬＡを実現することが、本発明の別の目的であ
る。本発明のこれらの目的及び他の目的は、以下の詳細
な記述と図面を考察すれば、当業者には明らかになるで
あろう。
【００２５】
【詳細な記述】本発明を実施する装置の以下の記述は、
そのような装置の概観から始り、本発明を実施する３入
力ＮＯＲゲートに続け、本発明を実施するＰＬＡの要素
で結論とする。
【００２６】
【装置の概観：図２】図２は漏れ電流に比例した補償電
流を供給することにより、漏れ電流を補償する装置の概
念的なブロックダイヤグラムである。パワーはＶＤＤの
線２１５により、装置に供給される。ブロック２０３は
オフの時、固有の漏れをもつ要素を含む集積回路の一部
である。要素は２つの種類、すなわち能動要素２０６（
１−−ｎ）及び少くとも１つの漏れ検出要素２０５に属
する。能動要素２０６は出力線２１３上の部分の出力を
決る。各能動要素２０６はオフの時、固有の漏れＩＬ　
を有し、接地された線２１７を貫いてｎ・ＩＬ　の全固
有漏れを生じる。能動要素２０６の１つがオンの時、線
２１７は更にＩＯ　を流す。
【００２７】漏れ検出要素２０５は部分２０３中の固有
の漏れの量を検知する。要素２０５は能動要素２０６と
同じ環境下にあり、能動要素２０６と同じようにその環
境の影響を受けるが、出力線２１３の状態に対しては、
どのような影響も及ぼさない。能動要素２０６と同様、
漏れ検出要素２０５は線２０９を通して接地に電流を漏
し、それが漏す電流の量は、ｎ・ＩＬ　に比例し、式ｋ
・ｎ・ＩＬ　で示されるように、ｎ・ＩＬ　とともに変
化する。一般に、ｋは１より小さい。
【００２８】漏れ電流検出要素２０５は、線２０９を経
由して補償電流供給要素２０７に接続されている。漏れ
検出要素２０５は漏れをもつから、電流ｋ・ｎ・ＩＬ　
が線２０９を貫いて流れる。補償電流供給要素２０７は
線２０９上の電流に比例し、それとともに変化する補償
電流を線２１１上に供給する。補償電流は出力線２１３
に供給される。装置２０１において、線２０９上の電流
ｋ・ｎ・ＩＬ　と線２１１上の補償電流の間の比は、補
償電流が漏れ電流ｎ・ＩＬ　に等しいように選ばれる。 補償電流は漏れ電流に等しいだけでなく、漏れ電流とと
もに変化するから、部分２０３の環境の変化により漏れ
電流が変化した時ですら、補償電流は常に完全に漏れ電
流を補償する結果になる。
【００２９】上で述べたように、装置２０１中で実施さ
れる基本的な原理は、以下のとうりである。すなわち、
回路中の能動要素に対する局所的な条件の効果は、１な
いし複数の検出要素及び補償要素によって補償される。 検出要素は能動要素と集積回路と同じ位置にあり、能動
要素に対する局所的な条件の効果に比例するように、局
所的な条件により影響を受ける。補償要素は局所的条件
のすべての効果に対し、回路に正確な補償を与えること
により、検出要素に応答する。
【００３０】この原理を用いた装置は、漏れ電流以外の
効果を扱うために用いてもよい。たとえば、高速で動作
するディジタルデータ伝送システムは、入力パルスを受
け、本質的に同じ幅の出力パルスを生成する必要がある
。そのようなシステム中で用いられる論理は、より複雑
になり、回路は局所的な条件にますます敏感になり、パ
ルス幅を維持することが、より困難になる。装置２０１
の原理を用いた装置は、次のようにしてこの問題を扱う
ことができた。すなわち、パルスに対する局所的条件の
効果を決ることが目的である入力パルスに対する第２の
経路と、パルス幅に対する局所的条件の効果を補償する
ことにより、第２の経路に応答する回路を用意すること
による。
【００３１】
【漏れ電流補償を有する３−入力ＮＯＲゲート：図３】
図３は回路３０１の概略図で、それは図３の装置を実施
したＣＭＯＳＦＥＴ中で使われた３−入力ＮＯＲゲート
である。そのＮＯＲゲートは図１のＮＯＲゲートと同じ
ように使われるが、漏れ補償ＰＦＥＴ１０７が漏れ検出
要素２０５と補償電流供給要素２０７で置き代っている
ことが異なる。図１及び２中に対応したものをもつ図３
中の要素には、それらの図中の対応する要素に使われた
のと同じ参照数字がつけられている。
【００３２】回路３０１中の漏れ検出要素２０５は、ゲ
ートが永久に接地されたＮＦＥＴ３０９とゲートが永久
にＶＤＤであるもう１つのＮＦＥＴ３０２から成る。Ｎ
ＦＥＴ３０９はＮＦＥＴ１０５、１１７及び１１９と回
路３０１の同じ領域にあり、従って同じ局所的効果を受
ける。同様に、ＮＦＥＴ３０２はＮＦＥＴ１１５と回路
３０１の同じ領域にあり、そのデバイスと同じ局所的効
果を受ける。しかし、ＮＦＥＴ３０９及びＮＦＥＴ３０
２は出力線１１１と接地線２１７の間には接続されてお
らず、従って出力１１１の状態には何の効果ももたない
。 ＮＦＥＴ３０９はＮＦＥＴ３０９の漏れ電流が、ＮＦＥ
Ｔ１０５、１１７及び１１９により生じた漏れ電流ｎ・
ＩＬ　に比例するように設計される。ＮＦＥＴ３０２は
それがオンの時、ＮＦＥＴ１１５がオンの時それを流れ
る電流と同じ電流が流れるように、設計される。ＮＦＥ
Ｔ３０９は常にオフで、ＮＦＥＴ３０２は常にオンであ
るから、線２０９に常に漏れ電流ｋ・ｎ・ＩＬ　を流す
。
【００３３】回路３０１中の補償電流供給要素２０７の
主な要素は、電流ミラー３０７で、ＰＦＥＴ３０３及び
３０５から成る。電流ミラーは当業者にはよく知られて
いる。たとえば、オットー・エイチ・シェード（Ｏｔｔ
ｏ　Ｈ．Ｓｃｈａｄｅ）　ジュニア、ＣＭＯＳ／バイポ
ーラ線形集積回路、技術論文要旨、１９７４アイ・イー
イーイー国際固体回路コンファレンス、ニューヨーク、
１９７４、１３６−１３７頁を参照のこと。電流ミラー
は図３中でそれぞれ線２０９及び２１１により示された
２つの側面をもつ。回路は一方の側、この場合線２０９
に電流が流れた時、他方の側、この場合線２１１に比例
した電流が流れるような特性をもつ。電流ミラーが動作
する原理は、概略図からわかる。すなわち、線３１１は
線２０９をＰＦＥＴ３０３とＰＦＥＴ３０５の両方のゲ
ートに接続し、上で示したように、ＰＦＥＴのゲート上
の電荷が減少するにつれ、ＰＦＥＴを流れる電流は増加
する。線３１１上の電荷はＮＦＥＴ３０９中の漏れ電流
に依存する。ＮＦＥＴ３０９を貫いて流れるにつれ、線
３１１上の電荷は降下し、ＰＦＥＴ３０３及びＰＦＥＴ
３０５の両方を流れる電流は増加する。線２１１を貫く
電流は従って、線２０９を貫く電流に、直接比例する。 電流ミラーは線２０９を貫く電流と線２１１を貫く電流
の間の所望の比を得るように、設計してもよい。たとえ
ば、もし回路３０１をＮＦＥＴ３０９及びＮＦＥＴ１０
５、１１７及び１１９が同一であるように設計するなら
、ｋ・ｎ・ＩＬ　中のｋは１／３で、電流ミラー３０７
は線２０９中の電流の３倍の線２１１中の電流を生じる
ように設計される。
【００３４】回路１０１の場合のように、回路３０１の
動作はクロック１１３により制御される。クロック信号
１１３が低のとき、ＰＦＥＴ１０３はオンでＮＦＥＴ１
１５はオフであり、従って線１１１はＶＤＤにある。ク
ロック信号１１３が高になると、ＰＦＥＴ１０３はオフ
で、ＮＦＥＴ１１５はオンである。これとは独立に、漏
れ電流ｋ・ｎ・ＩＬ　はＮＦＥＴ３０９及び３０２を貫
いて流れ、電流ミラー３０７に線２１１上の漏れ電流に
比例する電流を生じさせ、もしＮＦＥＴ１０５、１１７
及び１１９がすべてオフなら、線２１１上の補償電流は
ＮＦＥＴ１０５、１１７及び１１９を流れる漏れ電流を
補償する。もし、ＮＦＥＴ１０５、１１７又は１１９の
いずれかがオンなら、出力線１１１は導通のＮＦＥＴ、
線２１７及びＮＦＥＴ１１５を通して接地される。
【００３５】従来技術の回路１０１に対する回路３０１
の利点には、以下の点がある。・線２１１上の補償電流
は線２１７上の漏れ電流と正確に同じで、その結果図１
の従来技術のＰＦＥＴ１０７からの補償電流より、出力
線１１１を入力とするゲートの振舞いに影響を与える可
能性は、はるかに小さい。
【００３６】・ＮＦＥＴ３０９はＮＦＥＴ１０５、１１
７及び１１９と同じ種類のデバイスで、回路３０１の同
じ領域中にある。同様に、ＮＦＥＴ３０２はＮＦＥＴ１
１５と同じ種類のデバイスで、そのデバイスと回路３０
１の同じ領域にある。従ってＮＦＥＴ３０９及び３０２
はＮＦＥＴ１０５、１１７、１１９及び１１５と同じ局
所的条件を受け、線２０９中の漏れ電流に対するそれら
の局所的条件の効果は、線２１１中の漏れ電流に対する
それらの効果と、本質的に同じである。そのため、線２
１１中の補償電流は、ＮＦＥＴ１０５、１１７、１１９
及び１１５に対する局所的条件の効果を、常に正確に補
償する。
【００３７】
【ダイナミックＣＭＯＳＰＬＡ中の漏れ補償を有するビ
ット線：図４】漏れ検出要素２０５及び漏れ電流補償要
素２０７を用いた回路について、上で数えた利点は、多
数のＦＥＴが単一のノードに接続されたダイナミックＣ
ＭＯＳ集積回路において、より重要になる。そのような
回路の例は、ダイナミックＣＭＯＳメモリ及びダイナミ
ックＣＭＯＳＰＬＡである。これらの回路についての議
題は、ショージの３３６−３４１及び２１６−２２１に
それぞれ見出される。ＣＭＯＳＰＬＡ中で要素２０５及
び２０７を用いる以下の議論は、任意のそのような回路
中で用いる例である。
【００３８】ＰＬＡはマイクロプロセッサ中で状態ベク
トルを発生させるのに必要とされるような、ほとんど完
全にランダムな論理を行う場合に、一般的に用いられる
。状態ベクトルを表わす第１のビット列がＰＬＡの入力
にある時、ＰＬＡは別の状態ベクトルを表わす第２のビ
ット列を出力することにより、応答する。現在の技術に
よるマイクロプロセッサにおいては、状態ベクトルを表
わすビットの数は、非常に大きくなる可能性がある。 一方、ビットの数は単一の出力線に接続される可能性の
あるＦＥＴの数を支配し、複雑な状態機械を用いるＰＬ
Ａでは、１００ないしそれ以上のＦＥＴが単一の出力線
に接続されることがある。
【００３９】図４は単一のそのような出力線４２５に対
して、要素２０５及び２０７を用いた回路４０１を示す
。回路４０１は３論理入力以上をもつＮＯＲゲート３０
１の本質的な変形である。回路３０１中のように、各論
理入力はＮＦＥＴのゲートに接続されている。ここで、
入力はＩ４１１（１−−ｎ）と印され、入力に対応する
ＮＦＥＴは４０５（１−−ｎ）と印されている。各ＮＦ
ＥＴ４０５（１−−ｎ）は出力線４２５と線４２１間に
接続されている。ＮＦＥＴ４０５（１−−ｎ）間にはさ
まれて、ＮＦＥＴ４０３（１−−ｍ）があり、それは回
路４０１中で漏れ検出要素２０５を構成する。ＮＦＥＴ
４０３及びＮＦＥＴ４０５はプロセス誤差が同一である
ように、近接している。ＮＦＥＴ４０３は規則的な間隔
ではさまれており、３個のＮＦＥＴ４０５のそれぞれに
対して１つのＮＦＥＴ４０３となっている。他の実施例
において、他の間隔を選んでもよく、間隔は規則的でな
くてもよい。各ＮＦＥＴ４０３は線４１５及び線４２３
に接続され、常にオンであるＮＦＥＴ４２９にも接続さ
れている。ＮＦＥＴ４２９は接地スイッチＮＦＥＴ４０
９と、回路４０１の同じ領域にある。従って、線４１５
中の漏れ電流は、ＮＦＥＴ４０５（１−−ｎ）のすべて
がオフで、線４２１が接地されている時、線４２５中の
漏れ電流に比例する。回路３０１と同様、回路４０１も
事前充電ＰＦＥＴを含み、ここでは参照数字４０７が印
されている。電流ミラー３０７は線４１５中の電流に応
答して、線４１７中に補償電流を発生する。ＮＦＥＴ４
０３（１−−ｍ）及びＮＦＥＴ４０５（１−−ｎ）はＮ
ＦＥＴ４２９及び４０９と同様同一であるから、線４２
１中の漏れ電流に対する線４１５中の電流の比は、ＮＦ
ＥＴ４０５に対するＮＦＥＴ４０３の比と同じで、この
場合ｍ：ｎである。従って、電流ミラー３０７は線４１
５中の電流に対する比がやはりｍ：ｎである補償電流を
生じる。 ここで、ｍは線４１５中の電流を、またｎは線４１７中
の電流を表わす。
【００４０】回路４０１の動作は、回路３０１のそれと
類似である。クロック信号４２７が低の時、ＰＦＥＴ４
０７はオンで、出力線４２５をあらかじめ充電する。ク
ロック信号４２７が高になる時、ＰＦＥＴ４０７はオフ
になり、ＮＦＥＴ４０９はオンになる。ＮＦＥＴ４０３
（１−−ｍ）に漏れがある時、電流ミラー３０７はＮＦ
ＥＴ４０５（１−−ｎ）中の漏れ電流により失われる量
と等しい電流を線４１７に供給する。入力線Ｉ（１−−
ｎ）のいずれも高電圧でない限り、出力４２５はＶＤＤ
のままで、もし入力Ｉ（１−−ｎ）の１ないし複数が高
電圧にあるなら、１ないし複数のＮＦＥＴ４０５がター
ンオンし、出力線４２５はターンオンしたＮＦＥＴ４０
５及びＮＦＥＴ４０９を通して、接地される。
【００４１】漏れ電流を補償するために、回路１０１の
ＰＦＥＴ１０３と等価なものを用いた従来技術の回路に
対する回路４０１の利点は、回路３０１の利点よりも大
きい。理由は、出力線４２５に接続された多数のＮＦＥ
Ｔ４０５と増加した回路の密度は、ｎ・ＩＬ　とＩＯ　
間の差を減少させるように働き、同時にデバイスサイズ
、温度及び雑音のような局所的な条件のｎ・ＩＬ　に対
する効果を増す働きをするということである。
【００４２】
【結論】これまでの詳細な記述により、当業者が集積回
路中の局所的条件の効果を補償する集積回路をいかに作
製し、使用するかが示された。ここで述べた具体的な例
は、漏れ電流が正確に補償されるダイナミックＣＭＯＳ
回路がいかに構成されるかを示した。しかし、本発明は
漏れ電流を補償したり、ダイナミックＣＭＯＳ回路には
限定されない。ダイナミックＣＭＯＳ回路中で実施され
る原理は、漏れ電流以外の現象に関して、またダイナミ
ックＣＭＯＳ以外の技術を用いた集積回路中で用いるこ
とに適用してもよい。従って、詳細な記述はすべて例で
あり、本発明の視点は、等価な指針により示される特許
請求の範囲によってのみ規定される。
【図面の簡単な説明】
【図１】図１はダイナミックＣＭＯＳを用いて実施した
従来技術の３−入力ＮＯＲゲートの概略構成図である。
【図２】図２はここで述べる装置の概念的なブロックダ
イヤグラムを示す図である。
【図３】図３はその装置を用いた３−入力ＮＯＲゲート
の概略構成図である。
【図４】図４はその装置を用いたダイナミックＣＭＯＳ
ＰＬＡの一部分の概略構成図である。
【符号の説明】
２０１　　装置 ２０３　　ブロック、部分 ２０５　　検出要素、要素、漏れ検出要素２０６　　能
動要素 ２０７　　補償電流供給要素 ２０９　　線 ２１１　　線 ２１３　　出力線 ２１５　　線 ２１７　　線 ３０１　　回路 ３０２　　ＮＦＥＴ ３０３　　ＰＦＥＴ ３０５　　ＰＦＥＴ ３０７　　電流ミラー ３０９　　ＮＦＥＴ ４０１　　回路 ４０３　　ＮＦＥＴ ４０５　　ＮＦＥＴ ４０７　　ＰＦＥＴ ４０９　　ＮＦＥＴ ４１１　　入力 ４１５　　線 ４１７　　線 ４２１　　線 ４２５　　出力線 ４２７　　クロック信号 ４２９　　ＮＦＥＴ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】　　集積回路の一部分中の能動要素（２０
    ６）に対する局所的条件の効果を補償するための装置に
    おいて、装置は局所的条件を受け、能動要素に対する局
    所的条件の効果に比例するそれに対する応答を発生する
    その部分中の検出要素（２０５）及び応答に比例し、能
    動要素に対する局所的条件の効果を補償するその部分へ
    の補償入力を供給することにより、局所的条件に対する
    検出要素の応答に反応するように、検出要素及びその部
    分に結合された補償手段（２０７）を含むことを特徴と
    する装置。
  2. 【請求項２】　　請求項１に記載の装置において、検出
    要素は能動要素と同様に局所的条件の影響を受け、局所
    的条件に対する検出要素の応答は、それへの能動要素の
    応答に比例する装置。
  3. 【請求項３】　　請求項１に記載の装置において、部分
    の異なる領域への複数の局所的条件があり、異なる経路
    中に配置された複数の能動要素があり、能動要素にはさ
    まれた複数の検出要素があり、複数の検出要素の応答に
    反応する補償手段がある装置。
  4. 【請求項４】　　請求項１に記載の装置において、検出
    要素は能動要素と同様に局所的条件の影響を受け、局所
    的条件に対する検出要素の応答は、それへの能動要素の
    応答に比例する装置。
  5. 【請求項５】　　請求項１に記載の装置において、局所
    的条件は第１の漏れ電流であり；検出要素は第１の漏れ
    電流に比例してそれとともに変化する第２の漏れ電流を
    有するその部分に組込れた漏れ電流決定手段（３０２、
    ３０９）であり；補償手段は第１の漏れ電流に本質的に
    等しい補償電流を発生し、補償入力としてその部分に補
    償電流を供給することにより、第２の漏れ電流に応答す
    るように、漏れ電流決定手段とその部分に結合された補
    償電流供給手段（３０７）である装置。
  6. 【請求項６】　　請求項５に記載の装置において、第１
    の漏れ電流はその部分に局所的な条件により影響を受け
    ；漏れ電流決定手段は同じ条件により影響を受ける装置
    。
  7. 【請求項７】　　請求項５に記載の装置において、第１
    の漏れ電流は基本的にその部分中の第１のデバイス（１
    ０５）を貫く漏れの結果であり、漏れ電流決定手段は第
    １のデバイスの漏れに比例する漏れを有するその部分中
    の第２のデバイス（３０９）である装置。
  8. 【請求項８】　　請求項７に記載の装置において、第２
    のデバイスは第１のデバイスと電気的に等価で、本質的
    に同じ形状と方向をもつ装置。
  9. 【請求項９】　　請求項７に記載の装置において、第１
    のデバイスは第１の複数のそれの１つで、第２のデバイ
    スは第２の複数のそれの１つであり、第１の複数のデバ
    イスにはさまれ、第２の漏れ電流は第２のデバイスの漏
    れの合計である装置。
  10. 【請求項１０】　　請求項９に記載の装置において、第
    ２のデバイスは第１のデバイスと実質的に同じ漏れを有
    する装置。
  11. 【請求項１１】　　請求項９に記載の装置において、第
    ２のデバイスは第１のデバイスと電気的に等価で、実質
    的に同じ形状と方向をもつ装置。
  12. 【請求項１２】　　請求項５ないし１１に記載の装置に
    おいて、補償電流供給手段は第２の漏れ電流に応答し、
    補償電流を発生する電流ミラーである装置。
JP3128017A 1990-06-01 1991-05-31 局所的条件を補償する集積回路 Pending JPH04230053A (ja)

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