KR100219769B1

KR100219769B1 - 능동 소자에 영향을 미치는 국부 조건을_보상하는 집적회로

Info

Publication number: KR100219769B1
Application number: KR1019910008788A
Authority: KR
Inventors: 마사까즈쇼지
Original assignee: 죤 제이.키세인; 아메리칸 텔리폰 앤드 텔레그라프 캄파니
Priority date: 1990-06-01
Filing date: 1991-05-29
Publication date: 1999-09-01
Also published as: EP0459715B1; ES2104666T3; JPH04230053A; HK1001928A1; US5117130A; DE69127320D1; EP0459715A3; DE69127320T2; SG44452A1; EP0459715A2

Abstract

본원은 집적 회로부내의 능동 소자에 영향을 미치는 국부 조건을 보상하기 위한 장치이다. 상기 장치는 국부 조건에 좌우되고 능동 소자에 대한 국부 조건의 영향에 비례하는 국부 조건에 응답하는 집적 회로부내의 검출 소자 및 상기 응답에 비례하고 상기 능동 소자에 대한 국부 조건의 영향을 보상하는 보상 입력을 상기 집적 회로부에 제공하므로써 상기 국부 조건에 대한 상기 검출 소자의 응답에 반응하는 상기 집적 회로부 및 상기 검출 소자에 결합된 보상 수단을 구비한다. 다이나믹 CMOS 집적 회로내의 FET들에 누설 전류를 보상하는 장치의 실시예는 검출소자로서 능동 FET들과 보상 소자로서 전류 미러중에 산재된 하나 이상의 FET들을사용한다. 삼기 전류 미처는 능동 FET들에서 누설 전류를 보상하기 위하여 보상 전류를 제공하므로서 상기 검출 소자 FET들에서 누설 전류에 응답한다. 본 실시예는 다이나믹 NOR 게이트 및 다이나믹 PLA에서 사용된다.

Description

[발명의 명칭]

능동 소자에 영향을 미치는 국부 조건을 보상하는 집적 회로

[도면의 간단한 설명]

제 1 도는 다이나믹 CHOS을 사용하여 수행된 종래 기술의 3-입력 NOR 게이트의 개요도.

제 2 도는 여기에 공고된 장치의 개략적인 블록도.

제 3 도는 본 발명을 구체화한 3-입력 NOR 게이트의 개요도.

제 4 도는 본 발명을 구체화하는 다이나믹 CMOS PLA 부분의 개요도.

[*도면의 주요부분에 대한 부호의 설명]

205 : 누설 검출 소자 206 : 능동 소자

207 : 도상 전류 제공 수단

[발명의 상세한 설명]

기술 분야

본 발명은 일반적으로 집적 회로에 관한 것이며, 특히 능동 소자(activeelement)를 포함한 집적 회로부에 대한 국부 조건(local conditions)이 능동 소자의 작용에 영향을 미치는 집적 회로에 관한 것이다. 이와같은 국부 조건의 예로서 국부적인 형상 크기(feature sizes)차, 국부적인 손도차 및 국부적인 잡음을 들 수 있다.

발명의 배경

발명의 분야

집적 회로의 능동 소자의 작용에 영향을 미치는 국부 조건의 한가지로서 누설 전류를 들수있다. 존래 집적 회로의 어떤 타잎에 사용되는 트랜지스터는 상기 트랜지스터가 턴 오프되었을 때 조차도 고유의 누설이 존재하는데, 즉 소스에서 드레인으로의 전류 흐름이 존재한다. 형상 크기가 감소하고 회로의 복잡성이 증가함에 따라서, 트랜지스터가 오프될때 누설 전류는 대단히 중요하고 국부 조건에 보다 큰 영향을 받는다. 누설 진류가 더욱 문제가 되는 한 부류의 집적 회로는 CMOS FET로 제조된 다이나띤 게이트(dyamic gates)를 사용하는 집직 회로이다. 이와같은 집적 회로는 마사카즈 쇼지(이후부터 쇼지라 함)가 1988년 발표한 뉴져지 엔글우드 클리프에 소재하는 프렌티스 홀사에서 발간한 CMOS 디지털 회로 기술의 제 5 장에 기술되어 있다. CMOS FET들에서, 다음의 원인으로 형상 크기가 감소하고 회로의 복잡성이 증가함에 따라서 고유 누설 전류에 의한 문제들이 증가하게 된다.

·CMOS FET의 크기가 감소될 때, 전원 전압이 감소되거나 보다 낮은 임계 전압을 가지면서 가능한 보다 높은 수행성능을 갖도록 설계할 필요가 있기 때문에, CMOS FET의 임계 전압은 일반적으로 감소된다. 임계 전압이 감소할 때, 누설 전류는 지수 함수적으로 증가한다.

·단일 집적 회로로 구성된 시스템의 복합성이 증가할 때, 더욱 복잡한 논리 게이트가 효율적으로 신호를 처리하는데 필요로되고 노드에 접속된 수백개의 FET가 존재할 수 있다. 노드에 접속되는 FET의 수가 증가할 때, 노드에서의 누설 전류와 FET 중 단지 하나의 FET가 온될 때 흐르는 전류간의 차는 감소한다.

·장치수가 증가하고 장치 크기가 감소할 때, 장치의 기하학적 형태, 온도 및 정전기로 초래된 잡음에서의 국부적인 변화는 주어진 FET를 통하여 누설 전류에 상당히 큰 영향을 미친다.

상기 이유로 인해, 다이나믹 프로그램 가능한 논리 어레이(PLA들) 및 다이나믹 메모리왁 KX은 대규모 집적 회로에서 CMOS FET들의 사용시 CMOS FET들의 고유 누설은 당업자에 의해 제한되어야만 하는 것으로 간주되었다.

종래 기술의 설명

제1도는 다이나믹 CMOS 게이트에서의 누설 전류에 대한 종래 기술의 해결책을 도시한 것이다. 회로(101)는 쇼지의 페이지 213에서 발췌한 것이다. 이 회로는 3 입력 NOR 게이트를 사용한다. NOR 게이트의 입력은 A, B 및 C로 표시되고 출력은 0으로 표시되어 있다. 이 회로는 두 종류의 CMOS 전계 효과 트랜지스터(FET들)로 구성되어 Dlt다. FET들(103 및 107)는 PFET들이다; 나머지 FET들은 NFET들이다. 두 타잎간의 기능적인 차이는 다음과 같다; PFET의 게이트가 저전압에 있을 때 PEFT는 도통하는 반면, NFET는 게이트가 고전압에 있을 때 도통한다. 회로(101)내의 FET들은 다음과 같은 기능을 수행한다.

·NFET들(105, 117 및 119)은 NOR 기능을 수행한다.

·PFET(103)는 출력 노드(111)를 프리챠지(precharge) 한다.

·NFET(115)는 접지 스위치이다. NFET가 온될 때, NFET들(105, 117 및 119)의 소스 전극을 접지시킨다.

·PFET(107)는 FET들이 오프될 때 NFET들(105, 117 및 119)을 통과하는 누설 전류를 보상하는 통상 작은 FET이다.

회로(101)의 동작은 클럭 신호(113)에 의해 제어된다. 클럭(113)이 낮을 때, PFET(103)는 온도고 NFET는 오프된다; 결과적으로, 라인(111)은 V_DD로 프리챠지된다. 클럭(113)이 하이로될 때, PFET(103)는 오프되고 NFET(115)는 온된다; 결과적으로, 만일 NFET들(105, 117 또는 119)중 어떤 NFET라도 온될 때, 즉 만일 라인 A, B, 또는 C 중 아무것도 논리 하이 값을 갖지 않는다면, 출력 라인(111)은 프리챠지되어 있는 V_DD로 유지된다. 라인 A, B 및 C의 상태아 출력 라인 0의 상태간의 관계는 논리 NOR 의 관계이다.

상술된 바와 같이, FET들이 오프될 때 NFET들(105,. 117 및 119)을 통과하는 누설 전류가 존재한다. PFET(107)의 게이트가 접지되어 결국 상기 PFET는 항상 온된다; PEFT(107)는 한편으로 PFET(107)을 통과하는 전류의 흐름이 NEFT들(105, 117 및 119)이 모두 오프될 때 NFET들(105, 117 및 119)을 통과하는 누설 전류를 보상하도록 하는 크기가 되고 다른 한편으로 출력 라인(111)이 하나 이상의 NFET들(105, 117 및 119)이 온될 때 거의 접지 전위가 될 정도로 충분히 작은 크기가 된다.

NFET들(105, 117 및 119)을 XHED과하는 누설 전류에 대한 PFET(107)의 보상은 비용을 증가시킨다. 왜냐하면 집적 회로가 설계될 때 NFET들(105, 117 및 119)의 누설 전류를 근사하게 추정하는 것은 불가능하기 때문에, PFET(107)는 항상 실제 누설 전류보다 더많은 전류를 공급하도록 설계된다; 결국, NFET들(105, 117 및 119)중 하나의 NFET가 온될 때, 출력 라인(111)은 완벽하게 접지되지 않는다. 만일 CMOS PLA들의 경우처럼 출력 라인(111)이 또다른 게이트에 대한 입력이라면, 상기게이트의 논리적 작용 및 잡음 감도는 출력 라인(111)이 완벽하게 접지되어 있지 않다는 것에 의해 영향을 받는다.

형상 크기가 감소되고 회로 복잡성이 증가함에 따라서 PFET(107)에 의한 문제는 증가란다. 첫번째, 임계 전압이 감소함에 따라서, 입력으로서 출력 라인(111)을 취하는 다이나믹 CMOS 게이트는 NFET들(105, 117 및 119)중 하나가 온 될때 출력 라인(111)이 접지되어 있지 않다는 사실에 더욱 민감하게 된다. 이 민감도로 인해 상기 CMOS 게이트에서 누설 전류가 증가한다. 두번째, 누설 전류가 증가하고 노드에 접속된 FET들의 수가 증가함에 따라서, 전체 누설 전류 및 온 상태인 NFET들(105, 117 및 119)중 어느 하나의 NFET로부터 초래되는 전류간의 차는 감소한다. 노드에 대한 누설 전류와 이 노드에 접속된 n개의 NFET들과의 관계식은 n·I_L이다. 딴일 노드가 논리 장치로서 만족하게 기능한다면. 노드에 접속된 NFET들 중단지 하나의 NFET가 온될때 초래되는 전류 lo는 n·IL보다 실제 커야만 한다. 세번째, 집적 회로의 집적도와 그것의 속도가 증가함에 따라서, 회로내의 잡음은 증가하고 누설 전류는 잡음 전압의 지수 함수에 비례하여 증가한다. 마침내. 장치의 수가 증가함에 따라서, 국부 효과 또한 증가한다. 예를들어;

·주어진 NFET는 PFET(107)와 약간 떨어져서 위치할 수 있고 집적 회로를 제조하는 공정에서 불완전성에 따라서. 특정된 것 보다 크거나 작은 I_L을 갖을 수 있다.

·주어진 NFET는 PFET(107)의 위치보다 뜨겁거나 차가운 집적 회로내에 위치될 수 있어, 또다시 특정화된 것 보다 크거나 작은 I_L을 발생시킬 수 있다.

·주어진 NFET는 게이트 캐패시턴스가 PFET(107)의 위치에서 보다 크거나 또는 작은 집적 회로내에 위치될 수 있다. FET의 게이트 캐패시턴스가 자체의 누설 전류와 관계되기 때문에. 그 효과는 또다시 특정화된 것 보다 크거나 작은 I_L을 발생시킨다.

그러므로, 회로 속도, 집적도 및 복잡성이 증가하고 n·I_L및 I₀가 상호 접근함에 따라서, 고정된 전류 흐름을 제공하는 PFET(107)와 동일한 전류원은 더욱더 바람직하지 않다. 종래 기술에 필요로되는 것과 본원에 서술된 장치에 의해 제공되는 것은 국부 조건(이 경우, 누설 전류)에 의해 초래된 영향에 대한 보상이 보상되는 영향과 정확하게 비례하는 직접 회로이다.

발명의 요약

일반적인 설명에서, 본원에 서술된 장치는 집적 회로부의 능동 소자에 영향을 미치는 국부 조건들 보상하는 것이다. 상기 장치는 최소한 다음과 같은 구성요소들을 구비한다.

·국부 조건에 좌우되고 능동 소자에 영향을 미치는 국부 조건에 비례하여 응답을 발생시키는 상기 집적 회로부 내의 검출 소자 및

·상기 검출 소자 및, 상기 응답에 비례하고 상기 능동 소자에 영향을 미치는 국부 조건들 보상하는 보상 입력을 상기 집적 회로부에 제공하므로써 상기 국부조건께 대한 상기 검출 소자의 응답에 반응하는 상기 집적 회로부에 접속되는 보상수단.

이봐 같은 장치들에서, 다수의 국부 조건들은 제 1 다수의 능동 소자의 부재들(members)에 영향들 미친다. 능동 소자들 사이에 산재된 제 2 다수의 검출 소자들이 존재한다. 상기 보상 수단은 모든 검출 소자에 결합되고 상기 국부 조건들에 대한 상기 김출 소자들의 응답에 반응하여 보상 입력을 발생시킨다.

이와같은 장치들은 제 1 누설 전류를 보상한다. 이와같은 장치는 최소한 다음 구설요소들을 구비한다:

·집적 회로부에 통합되고 제 1 누설 전류에 비례하여 변화하는 제 2 누설 전류를 갖는 누설 전류 결정 수단 및.

·상기 누설 전류 결정 수단 및 상기 집적 회로부에 접속되고, 상기 제1 누설 전류와 실제로 동일한 보상 전류를 발생시켜 상기 보상 전류를 상기 집적 회로부에 제공하므로써 상기 제2 누설 전류를 수신하고 상기 제2 누설 전류에 응답하는 보상 전류 제공 수단.

상기 누설 전류 결정 수단은 누설이 보상되는 장치와 동일한 환경 영향에 좌우되는 집적 회로부에 포함된 하나 이상의 장치일 수 있다. 보상 전류 제공 수단은 전류 미러일 수 있다. 본 장치의 바람직한 실시예는 다이나믹 CMOS PLA로 수행된다.

본 발명의 목적은 개선된 집적 회로를 제공하는 것이다.

본 발명의 다른 목적은 누설 전류가 자신과 정확하게 동일한 크기의 전류로 보상되는 집적 회로를 제공하는 것이다.

본 발멸의 또다른 목적은 개신된 다이나믹 CMOS 집적 회로를 제공하는 것이다.

본 발명의 부가적인 목적은 개선된 다이나믹 CMOS PLA를 제공하는 것이다.

본 발명의 상기 목적 및 그외 다른 목적은 당업자라면 다음의 상세한 설명과 도면을 통하여 충분히 이해하게 될 것이다.

도면과 명세서에 사용된 참조 범위는 백단위이다: 가장 오른쪽에 사용된 두개의 숫자는 도면의 참조 번호이고 가장 왼쪽의 숫자는 참조 번호가 나타내고자 특정화된 아이템의 도면 번호이다. 예를들어, (115)로 특정화된 아이템은 제 1 도에 도시된다.

상세한 설명

본 발명을 구체화하는 장치의 상세한 설명은 이와같은 장치의 개관에서부터 시작하여, 본 발명을 구체화하는 3입력 NOR 게이트로 이어져서 본 발명을 구체화하는 PLA의 수단으로 끝을 맺는다.

장치의 개관: 제2도

제 2 도는 누설 전류에 비례하는 도상 전류를 제공하므로써 누설 전류를 보상하는 장치의 개념적인 블럭도이다. 전력 V_DD가 라인(215)에 의해 장치에 제공된다. 블럭(203)은 오프되었을때 고유 누설을 갖는 소자를 포함하는 집적 회로부이다. 상기 소자는 두 부류, 즉 능동 소자(206)(1...n) 및 적어도 하나의 누설 검출 소자(205)에 속한다. 능동 소자(206)는 출력 라인(213)상의 집적 회로부의 출력을 결정한다. 각 능동 소자(206)는 오프될때 고유 누설 I_L을 가지며, 접지 라인(217)을 통하여 전체 고유 누설 전류 n·I_L을 제공한다. 하나의 능동 소자(206)가 온될때. 라인(271)은 추가로 Io을 운반한다.

누설 검출 소자(205)는 집적 회로부(213)에서 고유 누설량을 검출한다. 상기소자(205)는 능동 소자(206)의 환경(environment)을 공유하고 능동 소자(206)와 동일한 형태의 환경에 의해 영향을 받지만, 출력 라인(213) 상태에 결코 영향을 미치지 않는다. 능동 소자(206)와 마찬가지로, 누설 검출 소자(205)는 전류를 라인(209)을 통해서 접지에 누설시킨다; k·n·I_L로 표시된 바와같이, 누설 전류량은 n·I_L에 따라 변화하는데, 일반적으로, k는 1 보다 작다.

누설 검출 소자(205)는 라인(209)을 경유하여 보상 전류 제공 수단(207)에 접속된다. 누설 검출 소자(205)가 누설되기 때문에, 전류 k·n·I_L은 라인(209)을 통하여 흐른다. 보상 전류 제공 수단(207)은 라인(209)상의 전류에 비례하여 변화하는 보상 전류를 라인(211)상에 제공할 수 있다. 보상 전류는 출력 라인(213)에 제공된다. 장치(201)에서, 라인(209)상의 전류에 비례하여 변화하는 보상 전류를 라인(211)상에 제공할 수 있다. 보상 전류는 출력 라인(213)에 제공된다. 장치(201)에서, 라인(209)상의 전류 k·n·I_L및 라인(211)상의 보상 전류간의 비는 보상 전류가 누설 전류 n·I_L와 동일하도록 선택된다. 보상 전류가 누설 전류와 동일할 뿐만아니라 누설 전류에 따라 변화하기 때문에, 그 결과는 누설 전류가 직접 회로부(203)의 환경의 변화로 인해 변화할 때 조차도 보상 전류가 항상 완전하게 누설 전류를 보상한다는 것이다.

상술된 바와같이, 장치(201)로 구현되는 기본적인 원리는 다음과 같다: 회로 내의 능동 소자에 영향을 미치는 국부 조건은 하나 이상의 검출 소자 및 보상 수단에 의하여 보상된다. 검출 소자는 능동 소자와 동일한 집적 회로부에 존재하고 능동 소자에 영향을 미치는 국부 조건에 비례하는 방식으로 국부 조건에 의해 영향을 받는다. 상기 보상 수단은 모든 국부 조건의 영향에 대해 정확한 보상을 회로에 제공하므로써 검출 소자에 응답한다.

이 원리를 사용한 장치는 누설 전류 이외의 영향을 취급하도록 사용될 수 있다. 예를 들어, 고속으로 동작하는 디지털 데이타 전송 시스템은 입력 펄스를 수신하고 거의 동일한 폭의 출력 펄스를 발생시키는 논리(logic)를 요구한다. 상기 시스템에 사용된 논리가 점점 복잡해질때, 회로는 더욱더 국부 조건에 민감해지고 펄스폭들 유지하는 것이 더욱더 어려워진다. 상기 장치(201)의 원리를 사용한 장치는 입력 퍽스를 제2 통로에 제공하므로써 이 문제를 처리하는데, 이 입력 펄스의 목적은 펄스폭에 영향을 미치는 국부 조건을 보상하므로써 제2 통로에 응답하는 회로망 및 펄스폭에 영향을 미치는 국부 조건을 결정하는 것이다.

누설 전류 보상을 갖는 3-입력 NOR 게이트 : 제3도

제 3 도는 제 2 도의 장치를 구체화한 CMOS FET들에서 수행되는 3-입력 NOR게이트인 회로(301)의 개요도 이다. 상기 NOR 게이트는 누설 보상 PFET(107)가 누설 검출 소자(205) 및 보상 전류 제공 수단(207)에 의해 대체되었다는 것을 제외하면 제 1 도의 NOR 게이트와 동일한 형태로 사용된다. 제 1 도 및 2 도에 상응하는 제 3 도의 소자는 제 1 도 및 2 도에서 사용된 참조 번호를 사용한다.

회로(301)내의 누설 검출 소자(205)는 게이트가 영구적으로 접지된 NFET(309) 및 게이트가 영구적으로 V_DD에 있는 또다른 NFET(302)로 구성된다. NFET(309)는 NFET(105, 117 및 119)과 동일한 회로(301) 영역내에 있고 결국 동일한 국부 조건의 영향에 의해 좌우된다. 유사하게. NFET(302)는 NFET(115)와 동일한 회로(301) 영역내에 있고 상기 장치와 동일한 국부조건의 영향에 의해 좌우된다. 그러나, NFET(309) 및 NFET(302)는 출력 라인(111)과 접지 라인(217) 사이에 접속되어 있지 않고 결국 출력 라인(111)의 상태에 결코 영향을 미치지 않는다. NFET(309)는 자신에 대한 누설 전류가 NFET들(105, 117 및 119)에 의해 발생된 누설 전류 n·I_L에 비례하도록 설계된다. NFET(302)는 온될때 자신을 통해 흐르는 전류가 NFET(115)가 온될때 자신을 통해 흐르는 전류와 동일하게 되도록, NFET(302)는 설계된다. NFET(309)가 항상 오프이고 NFET(302)가 창상 은이므로, 라인(209)은 누설 전류 k·n·I_L을 항상 운반한다.

회로(301)내의 도상 전류 제공 수단(207)의 주요 구성 요소는 PFET들(303 및 305)로 구성된 전류 미러(307)이다. 전류 미러는 본 기술에 널리 공지되어 있다. 예를들면 1974년 뉴욕에서 개최한 1974 IEEE 국제 고상 회로 회의에서 발간한 기술서 pp 136-137에 Otto H. Scllade, Jr이 발표한 CMOS/Bipolar 선형 집적 회로에 공지되어 있다. 전류 미러는 제 3 도에 각각의 라인(209 및 211)으로 표시된 두개의 사이드(sides)를 갖는다. 이 회로는 전류가 두 개와 사이드중 하나의 사이드(이 경우, 라인(209))에 흐를때 비례 전류는 다른 하나의 사이드(이 경우 라인(211))상에 흐르는 특성을 갖는다. 전류 미러를 동작시키는 원리가 개요적으로 도시되어 있다: 라인(311)은 라인(209)을 PFET(303) 및 PFET(305) 둘다의 게이트에 접속시킨다: 상기에 도시된 바와같이, PFET를 통해 흐르는 전류는 PFET의 게이트상의 전하가 감소함에 따라서 증가한다. 라인(311)상의 전하는 NFET(309)의 전류 누설에 좌우된다. 전류가 NFET(309)를 통해 누설될때, 라인(311)상의 전하는 강하되고 PFET(303) 및 PFET (305) 둘다를 통과하는 전류의 흐름은 증가한다. 따라서. 라인(211)을 통과하는 전류의 흐름은 라인(209)을 통과하는 전류의 흐름에 직접적으로 비례한다. 전류 미러는 라인(209)을 통해 흐르는 전류와 라인(211)을 통해 흐르는 전류간에 어떤 소망의 비를 성취하도록 설계될 수 있다. 예를들어, 만일 회로(301)가 NFET(309) 및 NFET들(105, 117 및 119)이 동일하도록 설계된다면. k·n·I_L에서 k는 1/3 이 될 것이고 전류 미러(307)는 라인(211)에 흐르는 전류가 라인(209)에 흐르는 전류보다 세배가 되도록 설계된다.

회로(101)인 경우에도 마찬가지로, 회로(301)의 동작은 클럭(113)에 의해 제어된다. 클럭 신호(113)가 로우일때, PFIT(103)는 온되고 NFET(115)는 오프된다; 결국, 라인(111)은 V_DD에 존재하게 된다. 클럭 신호(113)가 하이일때, PFET(103)는 오프피고 NFET는 온된다. 이것에 관계없이, 누설 전류 k·n·I_L은 NFET들(309 및 302)을 통해 흘러 전류 미러(307)로 하여금 라인(211)상의 누설 전류에 비례하는 보상 전류를 발생시키도록 한다. 만일 NFET들(105, 117 및 119) 모두가 오프되면, 라인(211)상의 보상 전류는 NFET들(105, 117 및 119)을 통과하는 누설 전류를 보상한다. 만일 어떤 NFET(105, 117 또는 119)가 온되면, 출력 라인(111)은 도통한 NFET, 라인(117) 및 NFET(115)를 통하여 접지된다.

종래 치로(101)에 비해 회로(301)의 장점은 다음과 같다:

·라빈(211)상의 보상 전류는 라인(117)상의 누설 전류와 정확하게 같다; 결국 입력으로서 출력 라인(111)을 취하는 게이트의 작용에 영향을 주기 위해선 제 1 도의 졸래 PFET(107)로부터 나오는 보상 전류보다 훨씬 작게될 것이다..

·NFET(309)는 NFET들(105, 117 및 119)과 동일한 종류의 장치이고 동일 회로(301)의 영역내에 있다; 유사하게, NFET(302)는 NFET(115)와 동일한 종류의 장치이고 상기 장치와 동일한 회로(301) 영역내에 위치된다; 따라서, NFET들(309 및 302)은, NFET들(105, 117, 119 및 115)과 동일한 국부 조건에 좌우되고 라인(209)에서 누설 전류에 영향을 미치는 국부 조건은 라인(211)에서 누설 전류에 대한 영향과 거의 동일하다. 그러므로 라인(211)에서 보상 전류는 NFET들(105, 117, 119 및115)에 영향을 미치는 국부 조건을 항상 정확하게 보상한다.

다이나믹 CMOS PLA에서 누설 전류를 갖는 비트선 : 제4도

누설 검줄 소자(205)와 누설 전류 보상 수단(207)을 사용한 회로에 대해 상기 열거된 장점은 많든 수의 FET들이 단일 노드에 접속되는 다이나믹 CMOS 집적 회로에서 훨씬 더 중요하게 된다. 그러한 회로의 예로서 다이나믹 CMOS 메모리 및 다이나믹 CMOS PLA들을 들 수 있다. 이들 회로의 논의는 쇼지의 각 페이지 336-341 및 216-221에서 알 수 있다. CMOS PLA내의 수단들(205 및 207)의 다음 논의는 어떤 이와같은 회로에서 사용차기 위한 진형이다.

PLA들은 일반적으로 마이크로 프로세서에서 상태 벡터를 발생시키기 위하여 상기 요구된 것과 같은 거의 완벽한 랜덤 논리를 수행차기 위하여 사용된다. 상태벡터를 표시하는 제 1 시퀀스의 비트가 PLA에 입력될때, PLA는 또다른 상태 벡터를 표시하는 제 2 시퀀스의 비트를 출력하므로써 응답한다. 종래 마이크로 프로세서에서, 살태 벡퍼를 표시하는 비트수는 매우 크다. 비트수는 단일 출력 라인에 접속된 FET들을 차례로 제어한다; 복잡한 상태 머신을 수행하는 PLA에서, 단일 출력 라면에 짐속된 100개 이상의 FET들이 존재할 수 있다.

제 4 도는 이와같은 단일 출력 라인(405)을 위란 수단(205 및 207)을 사용한 회로(401)를 도시한다. 회로(401)는 세 개를 초과하는 논리 입력을 갖는 NOR 게이트(301)의 버젼이 필수적이다. 회로(301)에서처럼, 각 논리 입력은 NFET의 게이트에 접속된다: 여기서, 상기 입력은 I(411)(1..n)로 표시되고 입력에 대응하는 NFET들은 (405)(1...n)으로 표시된다. 각각의 NFET(1...n)(405)(1...n)은 출력 라인(425) 및 라인(421) 사이에 접속된다. 회로(401)에서 누설 검출 소자(205)를 구성하는 NFET들(403)(1..m)은 NFET들(405)(1..n)사이에 산재되어 있다. NFET들(403) 및 NFET들(405)은 처리 에러가 허용되는 것과 동일하게 되도록 밀접하게 된다. 회로(401)애시, NFET들(403)은 각각 세개의 NFET들(405)당 하나의 NFET(403)를 가진채 규칙적인 간격으로 산재되어 있다. 다른 실시 예에서, 다른 간격들이 선택되고 상기 간격들은 규칙적으로 될 수 없다. 각 NFET(403)는 라인(415) 및 라인(423)에 접속되고 이 라인(415 및 423)은 항상 온인 NFET(429)에 교대로 접속되는 라인(415)과 라인(423)에 접속된다. NFET(429)는 접지 스위치 즉 NFET(409)와 동일한 회로(401) 영역내에 있다. 결국 라인(421)이 접지되었을 때 라인(425)에서의 누설 전류에 비례한다. 회로(301)와 마찬가지로, 회로(401)는 또한 프리챠지 PFET(407)를 포함한다. 전류 미러(307)는 라인(415)에서의 전류에 응답하는 라인(417)에서 보상 전류를 발생시킨다. NFET들(429 및 409)처럼 NFET들(403)(1..m)과 NFET들(405)(1..n)이 동일하기 때문에, 라인 (415)에서 전류와 라인(421)에서 누설 전류비는 NFET들(403) 대 NFET(405)의 비, 이 경우 m : n과 동일하게 되고 이에 따라서 전류 미러(307)는 라인(417)에서 보상 전류를 발생시키는데, 이 라인(417)에서으 l보상 전류와 라인(415)에서 전류비가 또한 m : n이 되며, 여기서 m는 라인(415)에서 전류 n은 라인(417)에서 전류를 표시한다.

회로(401) 동작은 회로(301) 동작과 유사하다. 클럭 신호(427)가 로우일 때, PFET는 온되며, 출력 라인(425)을 프리챠지 시킨다. 클럭 신호(427)가 하이일 때, PFET(407)는 턴 오프퇴고 NFET(409)는 턴 온된다. NFET들(403)(1..m)이 누설될 때, 전류 미리(307)는 NFET들(405)(1..n)에서 누설 전류에 의해 손실된 양과 동일한 전류를 라인(417)에 제공한다. 입력 라인 I(1..n)의 어느 것도 고전압이되지 않는 한, 출력(425)은 V_DD로 남게된다. 만일 하나이상의 입력 라인 I(1..n)가 고전압이면, 하나 이상의 NFET들(405)을 턴 온시키고, 출력 라인(405)은 턴 온된 NFET들(405) 및 NFET(409)를 경유하여 접지된다.

누설 전류를 보상하기 위하여 회로(101)의 등가의 PFET(103)를 사용한 종래기술의 회로에 비해서 이 회로(401)의 장점은 회로(301)의 장점보다 훨씬 더 크다. 그 이유는 많은 수의 NFET들(405)이 출력 라인(425)메 접속되고 회로의 증가된 밀도가 n·I_L및 Io 간의 자를 감소시키고 동시에 장치 크기, 온도 및 잡음과 같은 국부 조건의 n·I_L에 대한 영향을 증가시키기 때문이다.

결론

본원 상세한 설명에는 당업자가 집적 회로내의 국부 조건의 영향을 보상하는 집적 회로를 어떻게 만들고 사용할 수 있는지가 상술되어 있다. 특히 본원에 서술된 예는 누설 전류가 정확하게 보상되는 다이나믹 CMOS 회로 제조법이 설명되어 있다. 그러나 본 발명은 누설 전류 보상 또는 다이나믹 CMOS 회로에 국한되지 않으며 다이나믹 CMOS 회로에 구현된 일리는 누설 전류 이외의 현상들에도 적응이 가능하며, 다이나믹 CMOS 이의의 기술을 사상한 집적 회로에도 적용이 가능하다. 따라서 상술된 모든 설명과 체는 본 발명의 영역에 포함되고 그것은_청구범위에 의하여 규정 된다.

Claims

전체 집적 회로 보다 작은 집적 회로부에 영향을 미치는 국부 조건을 보상하는 장치에 있어서,

상기 국부 조건에 좌우되고 상기 집적 회로부 내의 능동 소자에 영향을 미치는 국부 조건에 비례하는 응답을 발생하는 상기 집적 회로부 내의 검출 소자와,

상기 응답에 비례하여 상기 능동 소자에 영향을 미치는 국부 조건을 보상하는 보상하는 보상 입력을 상기 집적 회로부에 제공하므로써 상기 국부 조건에 대한 검출 소자의 응답에 반응하는 상기 집적 회로부 및 상기 검출 소자에 결합된 보상 수단을 구비하는 국부 조건 보상 장치.
제1항에 있어서 상기 검출 소자는 상기 능동 소자와 동일한 방식으로 국부 조건에 의해 영향을 받고, 상기 국부 조건에 대한 상기 검출 소자의 응답은 상기 능동 소자의 응답에 비례하는 국부 조건 보상 장치.
제1항에 있어서, 다수의 국부 조건들이 상기 집적 회로부의 여러 부분들에 존재하며,

다수의 능동 소자들이 상기 여러 부분들에 존재하며,

다수의 검출 소자들이 상기 능동 소자들과 더불어 산재되어 있고,

상기 보상 수단은 살기 다수의 검출 소자들의 응답에 반응하는 국부 조건 보상 장치.
제3항에 있어서,

상기 검출 소자들은 상기 능동 소자들과 동일한 방식으로 상기 국부 조건에의해 영향들 받고 상기 국부 조건들에 응답하는 상기 겁출 소자들은 상기 능동 소자들의 응답에 비례하는 국부 조건 보상 장치.
전체 집적 회로 보다 적은 집적 회로부에 대해 국부화되고 제1 누설 전류에 영향을 미치는 집적 회로의 국부 조건을 보상하는 장치에 있어서,

상기 제1 누설 전류에 비례하고 이에 따라서 변화하는 제2 누설 전류를 갖는 상기 집적 회포부에 포함되는 누설 전류 결정 수단과,

상기 제1 누실 전류와 실질적으로 동일한 보상 전류를 발생시켜 상기 보상전류를 상기 긴적 회로부에 제공하므로써 상기 제2 누설 전류에 응답하는 상기 집적 회로부 및 상기 누설 전류 결정 수단에 결합되는 보상 전류 제공 수단을 구비하는 국부 조진 보상 장치.
상기 제1 누설 전류는 주로 상기 집적 회로부의 제1 장치를 통과한 누설로 인한 것이며,

상기 누설 전류 결정 수단은 상기 제1 장치의 누설에 비례하는 누설을 갖는 상기 집적 회로부의 제2 장치인 국부 조건 보상 장치.
상기 제2 장치는 상기 제1 장치와 전기적으로 등가이고 실질적으로 동일한 기하학적 형태 및 배치(orientation)를 갖는 국부 조건 보상 장치.
상기 제1 장치는 제1 다수의 장치들중 하나의 장치이며,

상기 제2 장치는 상기 제1 다수의 장치들과 더불어 산재되는 제2 다수의 장치들중 하나의 장치이고,

상기 제2 누설 전류는 상기 제2 장치들의 누설의 합인 국부 조건 보상 장치.
상기 제2 장치들은 상기 제1 장치들과 실질적으로 동일한 누설을 갖는 국부조건 보상 장치.
상기 제2 장치들은 상기 제1 장치들과 전기적으로 등가하고 동일한 기하학적 형태 및 배치를 갖는 국부 조건 보상 장치.
상기 보상 전류 제공 수단은 상기 제2 누설 넌류에 응답하여 상기 보상 전류를 발생시키는 전류 미러인 국부 조건 보상 장치.
전체 직접 회로보다 적은 집적 회로부에 대해 국부화되는 집적 회로의 국부 조건을 보상하는 장치에 있어서.

상기 집적 회로부에 위치되고 상기 국부 조건에 의해 영향받고 상기 제1 누설 전류에 비래하는 제2 누설 전류를 갖는 제2 FET와,

상기 제2 FET에 결합되는 제1 사이드 및 상기 제1 FET에 결합되는 상기 제2 사이드를 가져 상기 제1 누설 전류와 실질적으로 등가인 보상 전류를 제2 사이드에서 발생시키므써 살기 제1 사이드를 통해 흐르는 상기 제2 누설 전류에 응답하는 전류 미러를 구비하는 국부 조건 보상 장치.
제12항에 있어서,

상기 제1 FET는 제1 FET 세트중 하나의 FET이며,

상기 제2 FET는 제2 FET 세트중 하나의 FET이며,

상기 제1 및 제2 누설 전류는 실질적으로 동일하며,

상기 제2 세트의 상기 FET들로부터 나오는 상기 제2 누설 전류들의 합은 상기 전류 미러의 상기 제1 사이드를 통해 흐르고 사기 보상 전류 대 상기 제2 누설 전류의 합의 비는 상기 제1 세트의 FET들의 수 대 상기 제2 세트의 FET들의 수의 비와 실질적으로 동일한 국부 조건 보상 장치.
제13항에 있어서,

상기 재1 누설 전류는 국부 조건들에 의해 영향받고,

상기 제2 세트의 FET들은 상기 제1 세트의 FIT들과 동일한 국부 조건들에 의해 영향받으므로써 상기 국부 조건들은 상기 제1 누설 전류 뿐만아니라 상기 제2 누설 전류에 영향을 미치는 국부 조건 보상 장치.
제14항에 있어서,

상기 제2 세트의 FET들은 상기 제1 세트의 FET들중에 산재되어 Dlt는 국부 조건 보상 장치.