JP2711716B2 - 論理ゲート - Google Patents
論理ゲートInfo
- Publication number
- JP2711716B2 JP2711716B2 JP1106108A JP10610889A JP2711716B2 JP 2711716 B2 JP2711716 B2 JP 2711716B2 JP 1106108 A JP1106108 A JP 1106108A JP 10610889 A JP10610889 A JP 10610889A JP 2711716 B2 JP2711716 B2 JP 2711716B2
- Authority
- JP
- Japan
- Prior art keywords
- rail
- sense
- transistor
- voltage
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、デイジタル論理回路に関し、更に詳細に
は、様々な回路において使用できる、複数の入力を有す
る改善されたANDおよびORゲートに関する。
は、様々な回路において使用できる、複数の入力を有す
る改善されたANDおよびORゲートに関する。
多くのコンピユータ・システムにおいては、デイジタ
ル回路の一部として、ANDおよびORゲートを使用する必
要がある。代表的には、回路においてANDまたはORゲー
トを使用しても、特定の論理ゲートへの入力の数が少な
いので、回路の速度に対して悪影響を及ぼすことはな
い。しかし、何十または何百の入力の１つが高レベルま
たは低レベルであるかを、論理ゲートが検出しなければ
ならない場合には、ゲートから成るデイジタル論理回路
は、決定を行なうのに何百ナノ秒もの時間がかかつてし
まう。このように、何十または何百の入力を有するAND
またはORゲートを使用した場合、デイジタル回路の速度
に対してかなりの悪影響を及ぼし、かつゲートが出力を
発生するのに要する時間が長いため、有効な回路動作に
対して障害となつている。
ル回路の一部として、ANDおよびORゲートを使用する必
要がある。代表的には、回路においてANDまたはORゲー
トを使用しても、特定の論理ゲートへの入力の数が少な
いので、回路の速度に対して悪影響を及ぼすことはな
い。しかし、何十または何百の入力の１つが高レベルま
たは低レベルであるかを、論理ゲートが検出しなければ
ならない場合には、ゲートから成るデイジタル論理回路
は、決定を行なうのに何百ナノ秒もの時間がかかつてし
まう。このように、何十または何百の入力を有するAND
またはORゲートを使用した場合、デイジタル回路の速度
に対してかなりの悪影響を及ぼし、かつゲートが出力を
発生するのに要する時間が長いため、有効な回路動作に
対して障害となつている。
後述するように、本発明は、論理ゲートに多くの入力
を要する様々な回路において使用できる改善されたAND
およびORゲートを提供する。本発明は、３つのレール構
造により、単一の論理ゲートを使用している論理ANDま
たはOR機能を非常に速く実施することができ、またシス
テムの実行時間を大幅に改善することができる。
を要する様々な回路において使用できる改善されたAND
およびORゲートを提供する。本発明は、３つのレール構
造により、単一の論理ゲートを使用している論理ANDま
たはOR機能を非常に速く実施することができ、またシス
テムの実行時間を大幅に改善することができる。
〔発明の概要〕 デイジタル回路においてANDまたはORゲートとして使
用するという特定の用途を有している、マルチ入力論理
ゲートについて説明する。本発明のORゲートは、ドライ
ブ・レール、センス・レール、およびリフアレンス・レ
ールを有している。複数の入力ラインは、ドライブおよ
びセンス・レールの間に配置された複数のＮチヤネル・
トランジスタのゲートに、１つのトランジスタにつき１
つの入力ラインで接続している。ドライブ・レールは、
Ｎチヤネル・トランジスタを介してアースに接続し、そ
のゲートは、検出ラインの状態により制御される。セン
スおよびリフアレンス・レールは、Ｐチヤネル・トラン
ジスタを介して電圧源（Vdd）に接続し、そのゲート
も、検出ラインに接続している。センス・レールに接続
しているＰチヤネル・トランジスタは、リフアレンス・
レールにおけるそれに対応するトランジスタよりも多く
の電流を流すような大きさである。センス・アンプは、
センスおよびリフアレンス・レールに接続し、レールの
電圧差の関数として所定の信号を出力する。
用するという特定の用途を有している、マルチ入力論理
ゲートについて説明する。本発明のORゲートは、ドライ
ブ・レール、センス・レール、およびリフアレンス・レ
ールを有している。複数の入力ラインは、ドライブおよ
びセンス・レールの間に配置された複数のＮチヤネル・
トランジスタのゲートに、１つのトランジスタにつき１
つの入力ラインで接続している。ドライブ・レールは、
Ｎチヤネル・トランジスタを介してアースに接続し、そ
のゲートは、検出ラインの状態により制御される。セン
スおよびリフアレンス・レールは、Ｐチヤネル・トラン
ジスタを介して電圧源（Vdd）に接続し、そのゲート
も、検出ラインに接続している。センス・レールに接続
しているＰチヤネル・トランジスタは、リフアレンス・
レールにおけるそれに対応するトランジスタよりも多く
の電流を流すような大きさである。センス・アンプは、
センスおよびリフアレンス・レールに接続し、レールの
電圧差の関数として所定の信号を出力する。
動作において、プリチヤージ回路は、先ず、ドライブ
・レール、センス・レール、およびリフアレンス・レー
ルを既知の電圧までプリチヤージする。次に、入力に信
号が供給され、安定化される。検出信号が発生され、セ
ンスおよびリフアレンス・レールに接続したＰチヤネル
・トランジスタと、ドライブ・レールとアースの間に接
続したＮチヤネル・オランジスタをオンにする。全ての
入力が低い場合、センス・レールの電圧は、リフアレン
ス・レールの電圧よりも速く高くなり、この電圧差は、
センス・アンプにより検出され、入力が高くないことを
表わしている所定の信号を出力する。また、１つ以上の
入力が高い場合、ドライブ・レールとセンス・レールの
間に接続した対応するＮチヤネル・トランジスタはオン
にされ、それにより、センス・レールはアース電位にさ
れる。その後、センス・アンプは、リフアレンス・レー
ルの電圧が、センス・レールの電圧を超えていることを
検出し、少なくとも１つの入力が高いことを表している
信号を出力する。さらに、本発明は、多数の入力の全て
が、真であるかどうかを有効的に決定できる改善された
ANDゲートを含んでいる。
・レール、センス・レール、およびリフアレンス・レー
ルを既知の電圧までプリチヤージする。次に、入力に信
号が供給され、安定化される。検出信号が発生され、セ
ンスおよびリフアレンス・レールに接続したＰチヤネル
・トランジスタと、ドライブ・レールとアースの間に接
続したＮチヤネル・オランジスタをオンにする。全ての
入力が低い場合、センス・レールの電圧は、リフアレン
ス・レールの電圧よりも速く高くなり、この電圧差は、
センス・アンプにより検出され、入力が高くないことを
表わしている所定の信号を出力する。また、１つ以上の
入力が高い場合、ドライブ・レールとセンス・レールの
間に接続した対応するＮチヤネル・トランジスタはオン
にされ、それにより、センス・レールはアース電位にさ
れる。その後、センス・アンプは、リフアレンス・レー
ルの電圧が、センス・レールの電圧を超えていることを
検出し、少なくとも１つの入力が高いことを表している
信号を出力する。さらに、本発明は、多数の入力の全て
が、真であるかどうかを有効的に決定できる改善された
ANDゲートを含んでいる。
以下、添付の図面に基いて、本発明の実施例に関し説
明する。
明する。
デイジタル回路においてORまたはANDゲートとして使
用される、改良された多入力論理ゲートについて説明す
る。以下の説明において、特定のトランジスタ、回路デ
イバイス、回路アーキテクチユア、構成要素などの特定
の記載は、本発明の理解を助けるためのものであつて、
本発明はこれら詳細な記載に限定されないことは、当業
者には明白であろう。なお、周知の回路やデイバイスに
ついては、本発明を不明瞭にしないよう詳細な説明は省
略する。
用される、改良された多入力論理ゲートについて説明す
る。以下の説明において、特定のトランジスタ、回路デ
イバイス、回路アーキテクチユア、構成要素などの特定
の記載は、本発明の理解を助けるためのものであつて、
本発明はこれら詳細な記載に限定されないことは、当業
者には明白であろう。なお、周知の回路やデイバイスに
ついては、本発明を不明瞭にしないよう詳細な説明は省
略する。
第１図は、多入力In100〜In199を有する従来技術のOR
ゲートを示している。第１図の従来技術のOR回路では、
100個の入力について述べられているが、ここに示した
従来技術の回路の動作の説明は、Ｎ個の入力を有するOR
回路についても適用できる。図示のように、各入力（た
とえば、入力100）は、Ｎチヤネル・トランジスタ302の
ゲートの他、Ｐチヤネル・トランジスタ300のゲートに
接続している。第１図の従来回路の出力は、いずれかの
入力が高い場合に高く、全ての入力が低い場合のみ低く
なる。動作において、Ｐチヤネル・トランジスタ300
は、ゲート入力が高い場合、オフになり、これらトラン
ジスタに電流が流れない。逆に、Ｎチヤネル・トランジ
スタ302は、Ｎチヤネル・トランジスタのゲート入力が
低い場合、オフ（これらに電流は流れない）になる。し
たがつて、全ての入力が低い場合、Ｐチヤネル・トラン
ジスタ300は全てオンになり、これらには、電流源Vddか
らの電流は流れない。したがつて、Ｎチヤネル・トラン
ジスタ302はオフになり、第１図の回路の出力は、イン
バータ304があるので低くなる。
ゲートを示している。第１図の従来技術のOR回路では、
100個の入力について述べられているが、ここに示した
従来技術の回路の動作の説明は、Ｎ個の入力を有するOR
回路についても適用できる。図示のように、各入力（た
とえば、入力100）は、Ｎチヤネル・トランジスタ302の
ゲートの他、Ｐチヤネル・トランジスタ300のゲートに
接続している。第１図の従来回路の出力は、いずれかの
入力が高い場合に高く、全ての入力が低い場合のみ低く
なる。動作において、Ｐチヤネル・トランジスタ300
は、ゲート入力が高い場合、オフになり、これらトラン
ジスタに電流が流れない。逆に、Ｎチヤネル・トランジ
スタ302は、Ｎチヤネル・トランジスタのゲート入力が
低い場合、オフ（これらに電流は流れない）になる。し
たがつて、全ての入力が低い場合、Ｐチヤネル・トラン
ジスタ300は全てオンになり、これらには、電流源Vddか
らの電流は流れない。したがつて、Ｎチヤネル・トラン
ジスタ302はオフになり、第１図の回路の出力は、イン
バータ304があるので低くなる。
入力（In100〜199）のいずれかが高い場合、高い入力
ラインに接続したＰチヤネル・トランジスタはオフにな
り、高い入力ラインに関する対応するＮチヤネル・トラ
ンジスタはオンになる。Ｎチヤネル・トランジスタがエ
ネーブルすると、第１図の回路はアースまで引き下げら
れ、インバータ304の出力は高くなる。しかし、全ての
入力がもう一度引き下げられると、インバータ304の入
力を高バリド状態にチヤージするのに十分な電流がVdd
からＰチヤネル・トランジスタ300に流れるまでに、か
なりの時間が経過する。概算では、図示された200個の
トランジスタ（ＰおよびＮチヤネル）を介して第１図の
ORゲートが安定するまでに、何百ナノ秒もの時間がかか
る。１つのトランジスタを介してアースに電流が流れれ
ばよいので、回路は非常に速く低状態になることができ
るが、全ての入力が低いという高状態を得るには、電流
は第１図に示した100個全てのトランジスタを流れなけ
ればならない。したがつて、第１図に示すようなORゲー
トを使用した場合、最近のデイジタル回路、特に、高速
データ処理装置に内蔵されているデイジタル回路の速度
に対してかなりの悪影響を与えることがわかつた。後述
するように、本発明は、コンピユータ装置において用い
られる高速デイジタル回路において特に使用され、かつ
第１図に示した従来装置の限界を克服する改良されたOR
およびANDゲートを提供する。
ラインに接続したＰチヤネル・トランジスタはオフにな
り、高い入力ラインに関する対応するＮチヤネル・トラ
ンジスタはオンになる。Ｎチヤネル・トランジスタがエ
ネーブルすると、第１図の回路はアースまで引き下げら
れ、インバータ304の出力は高くなる。しかし、全ての
入力がもう一度引き下げられると、インバータ304の入
力を高バリド状態にチヤージするのに十分な電流がVdd
からＰチヤネル・トランジスタ300に流れるまでに、か
なりの時間が経過する。概算では、図示された200個の
トランジスタ（ＰおよびＮチヤネル）を介して第１図の
ORゲートが安定するまでに、何百ナノ秒もの時間がかか
る。１つのトランジスタを介してアースに電流が流れれ
ばよいので、回路は非常に速く低状態になることができ
るが、全ての入力が低いという高状態を得るには、電流
は第１図に示した100個全てのトランジスタを流れなけ
ればならない。したがつて、第１図に示すようなORゲー
トを使用した場合、最近のデイジタル回路、特に、高速
データ処理装置に内蔵されているデイジタル回路の速度
に対してかなりの悪影響を与えることがわかつた。後述
するように、本発明は、コンピユータ装置において用い
られる高速デイジタル回路において特に使用され、かつ
第１図に示した従来装置の限界を克服する改良されたOR
およびANDゲートを提供する。
第２図は、本発明のORゲートの回路図である。図示の
ように、ORゲート、ドライブ・レール310、センス・レ
ール315、およびリフアレンス・レール320を有してい
る。ドライブ・レール310とセンス・レール315は、Ｎチ
ヤネル・トランジスタQ1〜Qnのソースおよびドレインに
それぞれ接続している。入力I1〜Inは、図示のようにＮ
チヤネル・トランジスタQ1〜Qnのゲートにそれぞれ接続
している。複数のダミー・トランジスタQdは、レール31
0,315,320のキヤパシタンスを等しくするため、リフア
レンス・レール320とアースの間に接続している。ドラ
イブ・レール310は、トランジスタQp352のドレインに接
続し、センス・レール315は、トランジスタQp354のドレ
インに接続し、リフアレンス・レール320は、トランジ
スタQp356のドレインに接続している。トランジスタQ
p352,Qp354,Qp356のソースは、電圧源Vddに接続してい
る。さらに、Ｎチヤネル・トランジスタQequa1は、図示
のようにドライブ・レール310、センス・レール315、リ
フアレンス・レール320の間に接続し、プリチヤージ・
ライン360は、トランジスタQp352,Qp354,Qp356,Qequa1
のゲートに接続している。
ように、ORゲート、ドライブ・レール310、センス・レ
ール315、およびリフアレンス・レール320を有してい
る。ドライブ・レール310とセンス・レール315は、Ｎチ
ヤネル・トランジスタQ1〜Qnのソースおよびドレインに
それぞれ接続している。入力I1〜Inは、図示のようにＮ
チヤネル・トランジスタQ1〜Qnのゲートにそれぞれ接続
している。複数のダミー・トランジスタQdは、レール31
0,315,320のキヤパシタンスを等しくするため、リフア
レンス・レール320とアースの間に接続している。ドラ
イブ・レール310は、トランジスタQp352のドレインに接
続し、センス・レール315は、トランジスタQp354のドレ
インに接続し、リフアレンス・レール320は、トランジ
スタQp356のドレインに接続している。トランジスタQ
p352,Qp354,Qp356のソースは、電圧源Vddに接続してい
る。さらに、Ｎチヤネル・トランジスタQequa1は、図示
のようにドライブ・レール310、センス・レール315、リ
フアレンス・レール320の間に接続し、プリチヤージ・
ライン360は、トランジスタQp352,Qp354,Qp356,Qequa1
のゲートに接続している。
Ｐチヤネル・トランジスタQ362は、電圧源Vddとセン
ス・レール315の間に接続し、Ｐチヤネル・トランジス
タQ364は、図示のように電圧源Vddとリフアレンス・レ
ール320の間に接続している。後述するように、トラン
ジスタQ362は、トランジスタQ364よりも多くの電流が流
れるような大きさである。センス・アンプ366は、リフ
アレンス・レール320とセンス・レール315の間に接続し
ている。センス・アンプ366は、出力370が、リフアレン
ス・レール320とセンス・レール315の電圧間の差により
表示される状態にあるような差動増幅器として動作す
る。検出ライン375は、インバータ380に接続し、さらに
Ｐチヤネル・トランジスタQ362,Q364のゲートとセンス
・アンプ366のエネーブル・ポートに接続している。検
出ライン375は、Ｎチヤネル・トランジスタQ382のゲー
トに接続し、そのソースは、ドライブ・レール310に接
続し、ドレインは、アースに接続している。
ス・レール315の間に接続し、Ｐチヤネル・トランジス
タQ364は、図示のように電圧源Vddとリフアレンス・レ
ール320の間に接続している。後述するように、トラン
ジスタQ362は、トランジスタQ364よりも多くの電流が流
れるような大きさである。センス・アンプ366は、リフ
アレンス・レール320とセンス・レール315の間に接続し
ている。センス・アンプ366は、出力370が、リフアレン
ス・レール320とセンス・レール315の電圧間の差により
表示される状態にあるような差動増幅器として動作す
る。検出ライン375は、インバータ380に接続し、さらに
Ｐチヤネル・トランジスタQ362,Q364のゲートとセンス
・アンプ366のエネーブル・ポートに接続している。検
出ライン375は、Ｎチヤネル・トランジスタQ382のゲー
トに接続し、そのソースは、ドライブ・レール310に接
続し、ドレインは、アースに接続している。
第2,3,4図において、本発明のOR回路の動作について
説明する。プリチヤージ・ライン360が、高レベルに駆
動されると、トランジスタQp352,Qp354,Qp356および２
つのトランジスタQequa1がオンになり、それらに電流が
流れる。したがつて、ドライブ・レール310、センス・
レール315、リフアレンス・レール320は、高レベルに駆
動され、同じ電圧になる。第２図に示した回路構成によ
り、ドライブ・レール310、センス・レール315、リフア
レンス・レール320の電圧は、式、Ｖ＝Vdd−Vthにした
がつて安定化される。Vthは、使用される特定のMOSトラ
ンジスタ・デイバイスの閾値電圧である。代表的には、
Vthの値は約0.6ボルトで、ドライブ・レール、センス・
レール、リフアレンス・レールの電圧は約Vdd/2であ
る。第３図および第４図のタイミング図に示すように、
プリチヤージ期間の後、入力I1〜Inが供給され、所定の
期間安定化される。検出信号はライン375に供給され、
トランジスタQp362,Qp364の他、トランジスタQ382をオ
ンにする。トランジスタQ382に電流が流れることによ
り、ドライブ・レール310は、すぐさまアースに引き下
げられる。全ての入力I1〜Inが低い場合、トランジスタ
Q1〜Qnはオフのままである。前述したように、トランジ
スタQ362は、トランジスタQ364よりも多くの電流が流れ
るような大きさである。ライン375に検出信号が供給さ
れると、トランジスタQ362,Q364はオンになり、センス
・レール315とリフアレンス・レール320はVdd電圧にな
る。第３図に示すように、センス・レールの電圧は、ト
ランジスタQ362の大きさにしたがつて、リフアレンス・
レールの電圧よりもわずかに速く増加する。センス・ア
ンプ366は、センス・レールの高い電圧を検出し、どの
入力も高くないことを示す低信号を出力する。
説明する。プリチヤージ・ライン360が、高レベルに駆
動されると、トランジスタQp352,Qp354,Qp356および２
つのトランジスタQequa1がオンになり、それらに電流が
流れる。したがつて、ドライブ・レール310、センス・
レール315、リフアレンス・レール320は、高レベルに駆
動され、同じ電圧になる。第２図に示した回路構成によ
り、ドライブ・レール310、センス・レール315、リフア
レンス・レール320の電圧は、式、Ｖ＝Vdd−Vthにした
がつて安定化される。Vthは、使用される特定のMOSトラ
ンジスタ・デイバイスの閾値電圧である。代表的には、
Vthの値は約0.6ボルトで、ドライブ・レール、センス・
レール、リフアレンス・レールの電圧は約Vdd/2であ
る。第３図および第４図のタイミング図に示すように、
プリチヤージ期間の後、入力I1〜Inが供給され、所定の
期間安定化される。検出信号はライン375に供給され、
トランジスタQp362,Qp364の他、トランジスタQ382をオ
ンにする。トランジスタQ382に電流が流れることによ
り、ドライブ・レール310は、すぐさまアースに引き下
げられる。全ての入力I1〜Inが低い場合、トランジスタ
Q1〜Qnはオフのままである。前述したように、トランジ
スタQ362は、トランジスタQ364よりも多くの電流が流れ
るような大きさである。ライン375に検出信号が供給さ
れると、トランジスタQ362,Q364はオンになり、センス
・レール315とリフアレンス・レール320はVdd電圧にな
る。第３図に示すように、センス・レールの電圧は、ト
ランジスタQ362の大きさにしたがつて、リフアレンス・
レールの電圧よりもわずかに速く増加する。センス・ア
ンプ366は、センス・レールの高い電圧を検出し、どの
入力も高くないことを示す低信号を出力する。
第２図の回路への入力（I1〜In）の１つが高いと仮定
する。前述したように、ドライブ・レール310、センス
・レール315、リフアレンス・レール320のプリチヤージ
の後に、トランジスタQ1〜Qnに入力信号を供給すると、
入力の１つ（たとえば、I3）が高く、したがつて、Ｎチ
ヤネル・トランジスタQ3はオンになる。ライン375に検
出信号を供給して、トランジスタQ382,Q362,Q364がオン
になると、ドライブ・レール310は、センス・レール315
に沿つてトランジスタQ3を介してアースに引き下げられ
る。第４図に示すように、前述した場合と同様に、トラ
ンジスタQ364は、リフアレンス・レール320を高い電圧V
ddに引き上げ、センス・アンプ366は、リフアレンス・
レールの電圧がセンス・レールの電圧よりも高いことを
検出し、かつ入力（I1〜In）の少なくとも１つが高く、
かつそのためORゲートの出力が高い（すなわち、真）こ
とを表わしている信号をライン370に出力する。したが
つて、１つ以上の入力が高い場合、センス・レール315
は、単一の入力だけが高い場合よりも速くアース電位に
なる。なお、本発明は、後述するように、AND機能と同
様に、OR機能を決定する速度を大幅に増すことができ
る。
する。前述したように、ドライブ・レール310、センス
・レール315、リフアレンス・レール320のプリチヤージ
の後に、トランジスタQ1〜Qnに入力信号を供給すると、
入力の１つ（たとえば、I3）が高く、したがつて、Ｎチ
ヤネル・トランジスタQ3はオンになる。ライン375に検
出信号を供給して、トランジスタQ382,Q362,Q364がオン
になると、ドライブ・レール310は、センス・レール315
に沿つてトランジスタQ3を介してアースに引き下げられ
る。第４図に示すように、前述した場合と同様に、トラ
ンジスタQ364は、リフアレンス・レール320を高い電圧V
ddに引き上げ、センス・アンプ366は、リフアレンス・
レールの電圧がセンス・レールの電圧よりも高いことを
検出し、かつ入力（I1〜In）の少なくとも１つが高く、
かつそのためORゲートの出力が高い（すなわち、真）こ
とを表わしている信号をライン370に出力する。したが
つて、１つ以上の入力が高い場合、センス・レール315
は、単一の入力だけが高い場合よりも速くアース電位に
なる。なお、本発明は、後述するように、AND機能と同
様に、OR機能を決定する速度を大幅に増すことができ
る。
第５図は、AND論理ゲートの他、ドライブ・レール40
0、センス・レール410、リフアレンス・レール415を有
する本発明の回路図を示している。第５図のANDゲート
の入力（I1〜In）は、Ｐチヤネル・トランジスタQp1〜q
pnのゲートに接続している。これらトランジスタは、ド
ライブ・レール400とセンス・レール410の間に接続して
いる。複数のダミー・トランジスタQdは、レール400,41
0,415のキヤパシタンスを等しくするため、リフアレン
ス・レール415とVddの間に接続している。Ｐチヤネル・
トランジスタQp420は、第５図に示すように、ドライブ
・レール400とVddに接続している。プリデイスチヤージ
回路は、ライン426に接続したインバータ425を含んでい
る。Ｐチヤネル・トランジスタQp428,Qp430,Qp432は、
ドライブ・レール、センス・レール、リフアレンス・レ
ールとアースにそれぞれ接続している。Ｐチヤネル等化
トランジスタQpeは、図示のように、ドライブ・レール4
00、センス・レール410、リフアレンス・レール415に接
続し、トランジスタQpe,Qp428,Qp430,Qp432のゲート
は、ライン426に接続している。検出回路は、ライン442
に接続したインバータ440を有している。ライン442は、
トランジスタQp420のゲートに接続し、かつインバータ4
44を介してＮチヤネル・トランジスタQn448,Qn450のゲ
ートに接続している。図示のように、トランジスタQ
n448は、センス・レール410とアースの間に接続し、か
つトランジスタQn450は、リフアレンス・レール415とア
ースの間に接続している。センス・レール410とリフア
レンス・レール415は、検出ライン442によりエネーブル
されるセンス・アンプ460に接続している。
0、センス・レール410、リフアレンス・レール415を有
する本発明の回路図を示している。第５図のANDゲート
の入力（I1〜In）は、Ｐチヤネル・トランジスタQp1〜q
pnのゲートに接続している。これらトランジスタは、ド
ライブ・レール400とセンス・レール410の間に接続して
いる。複数のダミー・トランジスタQdは、レール400,41
0,415のキヤパシタンスを等しくするため、リフアレン
ス・レール415とVddの間に接続している。Ｐチヤネル・
トランジスタQp420は、第５図に示すように、ドライブ
・レール400とVddに接続している。プリデイスチヤージ
回路は、ライン426に接続したインバータ425を含んでい
る。Ｐチヤネル・トランジスタQp428,Qp430,Qp432は、
ドライブ・レール、センス・レール、リフアレンス・レ
ールとアースにそれぞれ接続している。Ｐチヤネル等化
トランジスタQpeは、図示のように、ドライブ・レール4
00、センス・レール410、リフアレンス・レール415に接
続し、トランジスタQpe,Qp428,Qp430,Qp432のゲート
は、ライン426に接続している。検出回路は、ライン442
に接続したインバータ440を有している。ライン442は、
トランジスタQp420のゲートに接続し、かつインバータ4
44を介してＮチヤネル・トランジスタQn448,Qn450のゲ
ートに接続している。図示のように、トランジスタQ
n448は、センス・レール410とアースの間に接続し、か
つトランジスタQn450は、リフアレンス・レール415とア
ースの間に接続している。センス・レール410とリフア
レンス・レール415は、検出ライン442によりエネーブル
されるセンス・アンプ460に接続している。
動作において、プリデイスチヤージ・ラインを高レベ
ルに駆動すると、インバータ425を通過した後、ライン4
26は低信号となる。ライン426の低信号は、等化トラン
ジスタQpeの他、トランジスタQp428,Qp430,Qp432をオン
にするよう作用する。ゲート状態が高い場合、トランジ
スタは通常オフであるので、検出信号がないと、Qp420
はオフである。また、トランジスタQpeは、プリデイス
チヤージ相の間、オンであるので、ドライブ・レール40
0、センス・レール410、リフアレンス・レール415は、
アースより高い閾値電圧までデイスチヤージされる。プ
リデイスチヤージ相が終ると、ライン426はトランジス
タQp428,Qp430,Qp432と等化トランジスタQPeをオフにす
る。その後、入力信号が、入力I1〜Inに供給され、それ
を安定化することができる。
ルに駆動すると、インバータ425を通過した後、ライン4
26は低信号となる。ライン426の低信号は、等化トラン
ジスタQpeの他、トランジスタQp428,Qp430,Qp432をオン
にするよう作用する。ゲート状態が高い場合、トランジ
スタは通常オフであるので、検出信号がないと、Qp420
はオフである。また、トランジスタQpeは、プリデイス
チヤージ相の間、オンであるので、ドライブ・レール40
0、センス・レール410、リフアレンス・レール415は、
アースより高い閾値電圧までデイスチヤージされる。プ
リデイスチヤージ相が終ると、ライン426はトランジス
タQp428,Qp430,Qp432と等化トランジスタQPeをオフにす
る。その後、入力信号が、入力I1〜Inに供給され、それ
を安定化することができる。
検出ラインを高レベルに駆動すると、インバータ440
を通過した後、ライン442は低信号になり、トランジス
タQp420をオンにし、それにより電圧源Vddからドライブ
・レール400に電流が流れる。さらに、ライン442に低信
号が供給されると、Ｎチヤネル・トランジスタQn448,Q
n450は、オンになり、それにより、センス・レール410
とリフアレンス・レール415は、アースに引き下げられ
る。第５図に示した本発明において、トランジスタQ
n448は、トランジスタQn450よりも多くの電流が流れる
ような大きさであり、センス・レール410の電圧は、リ
フアレンス・レール415の電圧よりも速くアースに向け
て動く。周知のように、ANDゲートは、ANDゲートの全て
の入力が高い場合だけ、センス・アンプ460の出力480が
高くなければならず、他の全ての入力状態は、センス・
アンプ460から低信号が出力されることになる。入力I1
〜Inのいずれか１つが低い場合、AND条件は満たされな
い。ドライブ・レール400を通過した電流は、センス・
レール410を通過し、その電圧をリフアレンス・レール
の電圧よりも高くし、それがセンス・アンプ460により
検出されると、AND条件が満たされていないことを表わ
す低信号をライン480に出力する。
を通過した後、ライン442は低信号になり、トランジス
タQp420をオンにし、それにより電圧源Vddからドライブ
・レール400に電流が流れる。さらに、ライン442に低信
号が供給されると、Ｎチヤネル・トランジスタQn448,Q
n450は、オンになり、それにより、センス・レール410
とリフアレンス・レール415は、アースに引き下げられ
る。第５図に示した本発明において、トランジスタQ
n448は、トランジスタQn450よりも多くの電流が流れる
ような大きさであり、センス・レール410の電圧は、リ
フアレンス・レール415の電圧よりも速くアースに向け
て動く。周知のように、ANDゲートは、ANDゲートの全て
の入力が高い場合だけ、センス・アンプ460の出力480が
高くなければならず、他の全ての入力状態は、センス・
アンプ460から低信号が出力されることになる。入力I1
〜Inのいずれか１つが低い場合、AND条件は満たされな
い。ドライブ・レール400を通過した電流は、センス・
レール410を通過し、その電圧をリフアレンス・レール
の電圧よりも高くし、それがセンス・アンプ460により
検出されると、AND条件が満たされていないことを表わ
す低信号をライン480に出力する。
以上のように、本発明は、高速論理機能を実行するこ
とのできる改良されたORおよびANDゲートを提供してい
る。また、本発明は、高速デイジタル・コンピユータに
おいて使用する用途を有しており、様々な回路に組み込
むこともできる。本発明の実施例について、第１〜５図
に基いて説明してきたが、本発明は、これら実施例に限
定されないことは、当業者には明白であろう。
とのできる改良されたORおよびANDゲートを提供してい
る。また、本発明は、高速デイジタル・コンピユータに
おいて使用する用途を有しており、様々な回路に組み込
むこともできる。本発明の実施例について、第１〜５図
に基いて説明してきたが、本発明は、これら実施例に限
定されないことは、当業者には明白であろう。
第１図は、100個の入力を有する従来のORゲートの回路
図、第２図は、３個のレールを有する本発明のORゲート
の回路図、第３図は、どの入力も低い場合の、第２図の
ORゲートから成る様々なラインの状態を示したタイミン
グ図、第４図は、少なくとも１つの入力が高い場合の第
２図のORゲートから成る様々なラインの状態を示したタ
イミング図、第５図は、本発明の技術を使用しているAN
Dゲートの回路図である。 300……Ｐチヤネル・トランジスタ、302……Ｎチヤネル
・トランジスタ、304……インバータ、310,400……ドラ
イブ・レール、315,410……センス・レール、320,415…
…リフアレンス・レール、366,460……センス・アン
プ、360……プリチヤージ・ライン、375……検出ライ
ン、304,380,440,444……インバータ。
図、第２図は、３個のレールを有する本発明のORゲート
の回路図、第３図は、どの入力も低い場合の、第２図の
ORゲートから成る様々なラインの状態を示したタイミン
グ図、第４図は、少なくとも１つの入力が高い場合の第
２図のORゲートから成る様々なラインの状態を示したタ
イミング図、第５図は、本発明の技術を使用しているAN
Dゲートの回路図である。 300……Ｐチヤネル・トランジスタ、302……Ｎチヤネル
・トランジスタ、304……インバータ、310,400……ドラ
イブ・レール、315,410……センス・レール、320,415…
…リフアレンス・レール、366,460……センス・アン
プ、360……プリチヤージ・ライン、375……検出ライ
ン、304,380,440,444……インバータ。
フロントページの続き (56)参考文献 特開 昭58−79338（ＪＰ，Ａ) 特開 昭60−128716（ＪＰ，Ａ) 特開 昭60−164988（ＪＰ，Ａ) 特開 昭62−143519（ＪＰ，Ａ) 特開 昭62−145921（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ドライブ・レール・ラインと、 センス・レール・ラインと、 リフアレンス・レール・ラインと、 上記ドライブ・レールと上記センス・レールの間に接続
し、上記ドライブおよびセンス・レール間に電流を選択
的に流す第１トランジスタ装置と、 １つの入力ラインが第１状態にある場合、上記入力ライ
ンに接続したトランジスタに電流を流すように、上記第
１トランジスタ装置のゲートにそれぞれ接続した複数の
入力ラインと、 既知の電圧源（Vdd）と上記センス・レールとの間に接
続した第２トランジスタ装置と、 上記電圧源（Vdd）と上記リフアレンス・レールとの間
に接続し、上記第２トランジスタ装置よりも少ない電流
が流れるような大きさの第３トランジスタ装置と、 上記ドライブ・レールとアースとの間に接続した第４ト
ランジスタ装置と、 検出信号を発生し、かつ第2,第3,第４トランジスタ装置
のゲートに上記信号を供給し、それらが上記信号を受信
すると、上記第2,第3,第４トランジスタ装置に電流が流
れるようにした検出信号装置と、 上記センス・レールおよびリフアレンス・レールに接続
し、上記レールの電圧を検出し、かつ上記レールの１つ
の電圧が他のレールの電圧を超えると、所定の出力を発
生する検出装置と、 から成ることを特徴とする論理ゲート。 - 【請求項２】ドライブ・レール・ラインと、 センス・レール・ラインと、 リフアレンス・レール・ラインと、 上記ドライブ・レールと上記センス・レールの間に接続
し、上記ドライブおよびセンス・レール間に電流を選択
的に流す第１トランジスタ装置と、 １つの入力ラインが第１状態にある場合、上記入力ライ
ンに接続したトランジスタに電流を流すように、上記第
１トランジスタ装置のゲートにそれぞれ接続した複数の
入力ラインと、 上記ドライブ・レールと既知の電圧（Vdd）の間に接続
した第２トランジスタ装置と、 上記センス・レールとアースの間に接続した第３トラン
ジスタ装置と、 上記リフアレンス・レールとアースの間に接続し、上記
第３トランジスタ装置よりも少ない電流が流れるような
大きさの第４トランジスタ装置と、 検出信号を発生し、かつ第2,第3,第４トランジスタ装置
のゲートに上記信号を供給し、それらが上記信号を受信
すると、上記第2,第3,第４トランジスタ装置に電流が流
れるようにした検出信号装置と、 上記センス・レールおよびリフアレンス・レールに接続
し、上記レールの電圧を検出し、かつ上記レールの１つ
の電圧が他のレールの電圧を超えると、所定の出力を発
生する検出装置と、 から成ることを特徴とする論理ゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US186,626 | 1988-04-27 | ||
| US07/186,626 US4857768A (en) | 1988-04-27 | 1988-04-27 | Triple rail logic gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01314015A JPH01314015A (ja) | 1989-12-19 |
| JP2711716B2 true JP2711716B2 (ja) | 1998-02-10 |
Family
ID=22685675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106108A Expired - Fee Related JP2711716B2 (ja) | 1988-04-27 | 1989-04-27 | 論理ゲート |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4857768A (ja) |
| JP (1) | JP2711716B2 (ja) |
| KR (1) | KR920003449B1 (ja) |
| AU (1) | AU609528B2 (ja) |
| CA (1) | CA1287382C (ja) |
| DE (1) | DE3913801C2 (ja) |
| FR (1) | FR2630870B1 (ja) |
| GB (1) | GB2217940B (ja) |
| HK (1) | HK64992A (ja) |
| SG (1) | SG58792G (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045723A (en) * | 1990-07-31 | 1991-09-03 | International Business Machines Corporation | Multiple input CMOS logic circuits |
| US5408194A (en) * | 1993-06-25 | 1995-04-18 | Synaptics, Incorporated | Adaptive analog minimum/maximum selector and subtractor circuit |
| KR960011207B1 (ko) * | 1993-11-17 | 1996-08-21 | 김광호 | 반도체 메모리 장치의 데이타 센싱방법 및 그 회로 |
| US5850365A (en) * | 1994-12-16 | 1998-12-15 | Altera Corporation | Sense amplifier with individually optimized high and low power modes |
| US5525917A (en) * | 1994-12-16 | 1996-06-11 | Altera Corporation | Sense amplifier with feedback and stabilization |
| US5572150A (en) * | 1995-04-10 | 1996-11-05 | International Business Machines Corporation | Low power pre-discharged ratio logic |
| KR100293269B1 (ko) * | 1998-03-23 | 2001-11-30 | 김충환 | 반도체 소자 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103538A (en) * | 1980-01-22 | 1981-08-18 | Yamatake Honeywell Co Ltd | Logic circuit |
| US4427903A (en) * | 1980-06-24 | 1984-01-24 | Nippon Electric Co., Ltd. | Voltage current converter circuit |
| US4330722A (en) * | 1980-08-18 | 1982-05-18 | Bell Telephone Laboratories, Incorporated | Clocked IGFET logic circuit |
| JPS5934728A (ja) * | 1982-08-20 | 1984-02-25 | Sony Corp | アンドゲ−ト回路 |
| ATE68298T1 (de) * | 1987-03-16 | 1991-10-15 | Siemens Ag | Gatterschaltung mit mos-transistoren. |
| KR910005602B1 (ko) * | 1989-06-15 | 1991-07-31 | 삼성전자 주식회사 | 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법 |
-
1988
- 1988-04-27 US US07/186,626 patent/US4857768A/en not_active Expired - Lifetime
- 1988-09-27 GB GB8822664A patent/GB2217940B/en not_active Expired - Fee Related
- 1988-10-14 KR KR8813436A patent/KR920003449B1/ko not_active IP Right Cessation
- 1988-10-19 AU AU24033/88A patent/AU609528B2/en not_active Ceased
- 1988-12-20 FR FR888816824A patent/FR2630870B1/fr not_active Expired - Fee Related
-
1989
- 1989-01-05 CA CA000587586A patent/CA1287382C/en not_active Expired - Fee Related
- 1989-04-26 DE DE3913801A patent/DE3913801C2/de not_active Expired - Fee Related
- 1989-04-27 JP JP1106108A patent/JP2711716B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-03 SG SG587/92A patent/SG58792G/en unknown
- 1992-08-27 HK HK649/92A patent/HK64992A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| AU2403388A (en) | 1989-11-02 |
| KR890016766A (ko) | 1989-11-30 |
| KR920003449B1 (en) | 1992-05-01 |
| DE3913801A1 (de) | 1989-11-09 |
| GB8822664D0 (en) | 1988-11-02 |
| GB2217940A (en) | 1989-11-01 |
| US4857768A (en) | 1989-08-15 |
| AU609528B2 (en) | 1991-05-02 |
| FR2630870B1 (fr) | 1991-04-26 |
| FR2630870A1 (fr) | 1989-11-03 |
| CA1287382C (en) | 1991-08-06 |
| HK64992A (en) | 1992-09-04 |
| DE3913801C2 (de) | 1997-08-21 |
| SG58792G (en) | 1992-09-04 |
| JPH01314015A (ja) | 1989-12-19 |
| GB2217940B (en) | 1992-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| US5065048A (en) | Semiconductor logic circuit with noise suppression circuit | |
| JP4191278B2 (ja) | 高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法 | |
| JPH04230053A (ja) | 局所的条件を補償する集積回路 | |
| WO2005001891A2 (en) | Regenerative clock repeater | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| JPH0666115B2 (ja) | 半導体記憶装置 | |
| US5661417A (en) | Bus system and bus sense amplifier with precharge means | |
| US6744284B2 (en) | Receiver circuit of semiconductor integrated circuit | |
| JP2711716B2 (ja) | 論理ゲート | |
| US5294847A (en) | Latching sense amplifier | |
| JP3113853B2 (ja) | データ出力バッファ回路 | |
| JPH0879053A (ja) | レベルシフト回路 | |
| US4658160A (en) | Common gate MOS differential sense amplifier | |
| KR910007740B1 (ko) | 비트라인 안정화를 위한 전원전압 추적회로 | |
| US4606012A (en) | Sense amplifier | |
| US6329840B1 (en) | Tristate output buffer with matched signals to PMOS and NMOS output transistors | |
| US5907251A (en) | Low voltage swing capacitive bus driver device | |
| JPH0793011B2 (ja) | サイクル・タイムを短縮したクロック動作式増幅器 | |
| US5384503A (en) | SRAM with current-mode read data path | |
| JP3357651B2 (ja) | Ｓｏｉトランジスタを用いた回路およびｓｏｉトランジスタの応答時間を減少させる方法 | |
| US6456121B2 (en) | Sense amplifier for integrated circuits using PMOS transistors | |
| US4859882A (en) | Sense amplifier | |
| JP3517459B2 (ja) | ファンインの大きいダイナミックＢｉＣＭＯＳ回路 | |
| KR0153602B1 (ko) | 반도체 메모리 장치의 데이타 고속 전송회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |