FR2630870A1

FR2630870A1 - Portes logiques

Info

Publication number: FR2630870A1
Application number: FR8816824A
Authority: FR
Inventors: Scott J Griffith; Steven E Golson
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1988-04-27
Filing date: 1988-12-20
Publication date: 1989-11-03
Anticipated expiration: 2008-12-20
Also published as: HK64992A; KR920003449B1; CA1287382C; DE3913801A1; JP2711716B2; KR890016766A; US4857768A; SG58792G; AU609528B2; DE3913801C2; GB8822664D0; JPH01314015A; FR2630870B1; GB2217940B; GB2217940A; AU2403388A

Abstract

La présente invention concerne une porte logique comprenant : un rail d'excitation 310; un rail de détection 315; un rail de référence 320; des premiers transistors Q1... Qn couplés entre le rail d'excitation et le rail d'alimentation; des lignes d'entrée I1 à IN; un second transistor Q362 entre une source de tension Vdd et le rail de détection; un troisième transistor Q364 entre la source de tension et le rail de référence; un quatrième transistor Q382 entre le rail d'excitation et la masse; un moyen 375, 380 pour produire un signal de détection et fournir ce signal aux grilles des second, troisième et quatrième transistors; et un détecteur 366 couplé aux rails de détection et de référence pour détecter la tension sur ces rails et déterminer si la tension sur l'un des rails dépasse la tension sur l'autre.

Description

PORTES LOGIQUES

La présente invention concerne des portes logiques numériques et plus particulièrement des portes ET et OU perfectionnées ayant une pluralité d'entrées qui peuvent être

utilisées à diverses applications dans des circuits.

Dans de nombreux systèmes à processeur, il est nécessaire d'utiliser des portes ET et OU en tant que partie d'un circuit numérique. Typiquement, l'utilisation d'une porte ET ou OU dans un circuit n'affecte pas de façon néfaste la rapidité du circuit puisque le nombre d'entrées de la porte logique particulière est faible. Toutefois, dans le cas o une porte logique doit détecter si l'une parmi des dizaines ou des centaines d'entrées est à niveau haut ou bas, la logique numérique comprenant la porte peut prendre des centaines de nanosecondes pour réaliser la détermination. L'utilisation de portes ET ou OU ayant des dizaines ou des centaines d'entrées peut affecter de façon notable la rapidité du circuit numérique et créer un goulot d'étranglement affectant le fonctionnement efficace du circuit en raison de la durée que

la porte prend pour produire une sortie.

Comme cela sera décrit ci-après, la présente invention prévoit des portes ET et OU perfectionnées qui peuvent être utilisées dans divers circuits nécessitant de grands nombres d'entrées dans la porte logique. La structure à triple rails selon la présente invention permet aux fonctions ET et OU d'être mises en oeuvre très rapidement en utilisant une porte logique unique et améliore de façon notable la durée

de fonctionnement du système.

Une porte logique à plusieurs entrées est décrite dans le cadre d'une application particulière comme porte ET ou OU dans un circuit numérique. La porte OU selon la présente invention comprend des rails d'excitation, de détection et de référence. Une pluralité de lignes d'entrée est couplée à une porte d'une pluralité de transistors à canal N disposés entre les rails d'excitation et de détection, une ligne d'entrée par transistor. Le rail d'excitation est couplé à la masse par l'intermédiaire d'un transistor à canal N dont la grille est commandée par l'état d'une ligne de détection. Les rails de détection et de référence sont couplés à une source de tension (Vdd) par l'intermédiaire de transistors à canal P dont les grilles sont également couplées à la ligne de détection. Le transistor à canal P couplé au rail de détection est dimensionné pour laisser passer plus de courant que le transistor correspondant du rail de référence. Un amplificateur de détection est couplé aux rails de détection et de référence et fournit en sortie un signal prédéterminé en

fonction de la différence de tension des rails.

En fonctionnement, un circuit de précharge précharge d'abord les rails d'excitation, de détection et de référence à une tension connue. Des signaux sont alors appliqués aux entrées et un temps est alloué pour la stabilisation. Un signal de détection est produit qui rend passant les transistors à canal P couples aux rails de détection et de référence et le transistor à canal N couplé au rail d'excitation et à la masse. Dans le cas o toutes les entrées sont à bas niveau, la tension du rail de détection croît plus vite que celle du rail de référence. Cette différence de tension est détectée par l'amplificateur de détection qui fournit un signal prédéterminé indiquant qu'aucune entrée n'est haute. Dans le cas o une ou plusieurs entrées sont à niveau haut, le transistor à canal N correspondant couplé entre le rail d'excitation et le rail de détection est rendu passant, amenant ainsi le rail de détection vers la masse. L'amplificateur de détection détecte alors que la tension du rail de référence dépasse celle du rail de détection et fournit un signal indiquant qu'au moins une entrée est à niveau haut. La présente invention comprend en outre une porte ET perfectionnée qui permet une détermination efficace du fait que toutes les entrées parmi

une multiplicité d'entrées sont vraies.

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en

détail dans la description suivante de modes de réalisation

particuliers faite en relation avec les figures jointes parmi lesquelles: la figure 1 représente schématiquement une porte OU de l'art antérieur à 100 entrées; la figure 2 représente schématiquement une porte OU à triple rail selon la présente invention; la figure 3 est un chronogramme illustrant l'état des diverses lignes associées à la porte OU de la figure 2 dans le cas o aucune entrée n'est haute; la figure 4 est un chronogramme illustrant l'état des diverses lignes du circuit OU de la figure 2 dans le cas o au moins une entrée est haute; et la figure 5 représente schématiquement une porte ET

utilisant les enseignements de la présente invention.

Une porte logique perfectionnée à plusieurs entrées s'appliquant en particulier à être utilisée comme porte OU ou ET dans un circuit numérique va être décrite. Dans la

description ci-après, dans des buts d'explication, des

transistors, des dispositifs de circuit, des architectures de circuit et des composants particuliers sont décrits pour permettre une meilleure compréhension de la présente invention. Toutefois, il sera clair pour l'homme de l'art que la présente invention peut être mise en oeuvre sans ces détails particuliers. Dans d'autres cas, des circuits et des dispositifs bien connus sont représentés sous forme schématique pour ne pas obscurcir inutilement la présente invention. La figure 1 représente une porte OU de l'art antérieur qui utilise des entrées multiples notées IN 100 à IN

199. Dans le cadre de la présente description, le circuit OU,

de l'art antérieur de la figure 1 est décrit dans le cas de

entrées; toutefois la description du fonctionnement du

circuit de l'art antérieur peut être généralisée à un circuit OU ayant N entrées. Comme cela est représenté, chaque entrée (par exemple l'entrée 100) est couplée à la grille d'un transistor à canal P 300 ainsi qu'à la grille d'un transistor à canal N 302. La sortie du circuit de l'art antérieur de la figure 1 est à haut niveau si l'une quelconque des entrées est haute et sera à bas niveau seulement si toutes les entrées sont basses. En fonctionnement, les transistors à canal P 300 sont bloqués, de sorte qu'aucun courant ne les traverse quand l'entrée sur la grille est à haut niveau. Inversement, les transistors à canal N 302 sont bloqués (aucun courant ne les traverse) quand l'entrée vers la grille du transistor à canal N est à bas niveau. Ainsi, dans le cas o toutes les entrées sont à bas niveau, les transistors à canal P 300 sont tous passants et laissent ainsi passer du courant depuis la source Vdd. Les transistors à canal N 302 seront tous bloqués et la sortie du circuit de la figure 1, en raison de la présence de

l'inverseur 304, est à bas niveau.

Dans le cas o l'une quelconque des entrées (IN 100 à IN 199) est à haut niveau, le transistor à canal P couplé à la ligne d'entrée haute est bloqué et le transistor à canal N

correspondant pour la ligne d'entrée haute est rendu passant.

La validation d'un transistor à canal N entraîne que le circuit de la figure 1 est attiré vers le potentiel de la

masse et que la sortie de l'inverseur 304 est à haut niveau.

On notera toutefois que, si toutes les entrées sont une fois encore amenées à bas niveau, un temps notable doit s'écouler avant que suffisamment de courant ne passe dans les transistors à canal P 300 à partir de Vdd pour charger l'entrée de l'inverseur 304 à un état haut valide. On a estimé que plusieurs centaines de nanosecondes peuvent s'écouler avant que la porte OU de la figure 1 se stabilise par l'intermédiaire de 200 transistors (à canal P et à canal N) représentés dans la figure. Bien que le circuit puisse être ramené très rapidement à l'état bas car du courant doit seulement passer à travers un transistor pour aller vers la masse, pour réaliser un état haut quand toutes les entrées sont basses, le courant doit passer par tous les 100 transistors illustrés en figure 1. Il a été observé que l'utilisation d'une porte OU telle que représentée en figure 1 affecte de façon notable la rapidité des circuits numériques modernes et en particulier les circuits numériques incorporés dans les équipements de traitement de données à haute rapidité.,Comme on le décrira ci-après, la présente invention prévoit des portes OU et ET perfectionnées qui s'appliquent tout particulièrement à des circuits numériques à grande rapidité utilisés dans des équipements d'ordinateur, et pallie les limitations du système de l'art antérieur représenté en

figure 1.

La figure 2 représente une porte OU selon la présente invention sous forme schématique. Comme cela est représenté, la porte OU comprend un rail d'excitation 310, un rail de détection 315 et un rail de référence 320. Le tail d'excitation 310 et le rail de détection 315 sont couplés

entre la source et le drain de transistors à canal N Q1 à Qn.

Des entrées Il.à In sont couplées, de la façon représentée,

aux grilles des transistors à canal N Q1 à Qn, respectivement.

Une pluralité de transistors d'équilibrage Qd est couplée entre le rail de référence 320 et la masse pour égaliser les capacités des rails 310, 315 et 320. Le rail d'excitation 310 est couplé au drain d'un transistor Qp352, le rail de détection 315 est couplé au drain d'un transistor Qp354 et le rail de référence 320 est couplé au drain d'un transistor Qp356. Les sources des transistors Qp352, Qp354 et Qp356 sont couplés à une source de tension Vdd. En outre, des transistors à canal N Qequal sont couplés entre le rail d'excitation 310, le rail de détection 315 et le rail de référence 320, de la façon représentée et une ligne de précharge 360 est couplée

aux grilles des transistors Qp352, Qp354, Qp356 et Qequal-

Un transistor à canal P Q362 est couplé entre la source de tension Vdd et le rail de sélection 315 et un transistor à canal P Q364 est couplé, de la façon représentée

entre la source de tension Vdd et le rail de référence 320.

Comme cela sera décrit plus en détail ci-après, le transistor Q362 a une dimension telle qu'il laisse passer plus de courant que le transistor Q364. Un amplificateur de détection 366 est

couplé au rail de référence 320 et au rail de détection 315.

L'amplificateur de détection 366 agit en tant qu'amplificateur différentiel de sorte que sa sortie 370 passe à l'état qui est indiqué par la différence entre les tensions sous le rail de référence 320 et le rail de détection 315. Une ligne de détection 375 est couplée à un inverseur 380 qui est lui-même couplé aux grilles des transistors à canal P Q362 et Q364, et

à l'entrée de validation de l'amplificateur de détection 366.

La ligne de détection 375 est en outre couplée à la grille du transistor à canal N Q382 dont la source est couplée au rail

d'excitation 310 et le drain à la masse.

En faisant référence maintenant aux figures 2, 3 et 4, on va décrire le fonctionnement du circuit OU de la présente invention. La ligne de précharge 360 est mise à l'état haut de sorte que les transistors Qp352, Qp354, Qp356, et les deux transistors Qequal soient rendus passants, permettant ainsi à un courant de les traverser. En conséquence, le rail d'excitation 310, le rail de détection 315 et le rail de référence 320 sont mis à haut niveau et sont égalisés à la même tension. En raison de la structure du circuit représenté en figure 2, le rail d'excitation 310, le rail de détection 315 et le rail de référence 320 Se stabiliseront à la valeur V = Vdd - Vth o Vth est la tension

seuil des dispositifs à transistors MOS particuliers utilisés.

Typiquement, la valeur de Vth est égale à environ 0,6 volts et la tension sur le rail d'excitation, le rail de détection et le rail de référence est sensiblement égale à Vdd/2. Comme ce]a est indiqué dans les chronogrammes des figures 3 et 4, après la période de précharge, les entrées Il à In sont appliquées et autorisées à se stabiliser pendant une durée prédéterminée. Un signal de détection est fourni sur la ligne 375 pour rendre passant le transistor Q382, ainsi que les transistors Q362 et Q364. On notera qu'en laissant le courant passer dans le transistor Q382, le rail d'excitation 310 est immédiatement mis à la masse. Dans le cas o toutes les entrées Il à In sont à bas niveau, ainsi les transistors Ql à Qn restent bloqués. Comme cela a été précédemment décrit, le transistor Q362 a une dimension telle qu'il laisse passer une plus grande quantité de courant que le transistor Q364. Par suite de l'implication d'un signal de détection sur la ligne 375, les transistors Q362 et Q364 sont rendus passants amenant le rail de détection 315 et le rail de référence 320 vers la tension Vdd. Comme on le voit mieux en figure 3, la tension sur le rail de détection augmente légèrement puixs vite, par suite de la dimension du transistor Q362, que celle sur le rail de référence. L'amplificateur de détection 366 détecte une tension plus élevée sur le rail de détection et fournit un signal à bas niveau indiquant qu'aucune entrée n'est à haut niveau. On suppose à titre d'exemple que l'une des entrées

(Il à In) vers le circuit de la figure 2 est à haut niveau.

Après la précharge du rail d'excitation 310, du rail de détection 315 et du rail-de référence 320, comme cela a été décrit ci-dessus, l'application des signaux d'entrée vers les transistors Q1 à Qnentrainera que l'une des entrées (par exemple l'entrée I3 est à haut niveau). Ainsi, le transistor à canal N Q3 sera rendu passant. L'application d'un signal de détection sur la ligne 375 rendant passant les transistors Q382, Q362 et Q364 entraîne que le rail d'excitation 310 est amené à bas niveau vers la masse ainsi que le rail de détection 315 par l'intermédiaire du transistor Q3. Comme cela a été représenté en figure 4, et comme dans le cas décrit précédemment, le transistor Q364 amène le rail de référence 320 vers une tension Vdd supérieure -de sorte que l'amplificateur de détection 366 détecte que la tension du rail de référence est supérieure à la tension du rail de détection et fournit un signal sur la ligne 370, indiquant qu'au moins l'une des entrées Il à In est à haut niveau, et la sortie de la porte OU est en conséquence à niveau haut (ou vrai). On notera que si plus d'une des entrées est à haut niveau, alors le rail de détection 315 est amené vers la masse à une vitesse plus élevée que si une seule entrée est à haut niveau. Il a été observé que la présente invention fournit un accroissement notable de rapidité pour déterminer une fonction OU et, comme cela sera décrit ci-après, également pour une

fonction ET.

A la figure 5, la présente invention est illustrée dans le cas d'une porte logique ET, et comprend un rail d'excitation 400, un rail de détection 410 et un rail de référence 415. Les entrées vers la porte ET de la figure 5 (Il à In) sont couplées aux grilles de transistors à canal P Qpl à Qpn qui sont eux-mêmes couplés entre le rail d'excitation 400 et le rail de détection 410. Une pluralité de transistors d'équilibrage Qd sont couplés entre le rail de référence 415

et Vdd pour égaliser les capacités des rails 400, 410 et 415.

Un transistor à canal P Qp420 est couplé au rail d'excitation 400 et à Vdd, comme cela est représenté en figure 5. Un circuit de prédécharge est également prévu, et comprend un inverseur 425 couplé à la ligne 426. Des transistors à canal P Qp428, Qp430 et Qp432 sont couplés aux rails d'excitation, de détection et de référence, respectivement, et à la masse. Des transistors à canal P d'égalisation Qpe sont couplés entre le rail d'excitation 400, le rail de détection 410 et le rail de référence 415, de la façon représentée, les grilles des transistors Qpe, Qp428, Qp430 et Qp432 étant couplées à la ligne 426. Un circuit de détection comprend un inverseur 440 couplé à une ligne 442. La ligne 442 est couplée à la grille du transistor Qp420 et, par l'intermédiaire d'un inverseur 444 aux grilles des transistors à canal N Qn448 et Qn450. Comme cela est représenté, le transistor Qn448 est couplé entre le rail de détection 410 et la masse et le transistor Qn450 est couplé entre le rail de référence 415 et la masse. Des rails de détection 410 et de référence 415 sont couplés à un amplificateur de détection 460 qui est validé par la ligne de

détection 442.

En fonctionnement, le fait d'amener la ligne de prédécharge à haut niveau entraîne l'apparition d'un signal à bas niveau sur la ligne 426 après passage par l'inverseur 425. Le signal à bas niveau sur la ligne 426 agit pour rendre passant'les transistors Qp428, Qp430 et Qp432 ainsi que les transistors d'égalisation Qpe. On notera que, puisque les transistors sont normalement bloqués quand l'état de grille est à haut niveau, Qp420 est bloqué en l'absence de signal de détection. On notera également que puisque les transistors Qpe sont passants pendant la phase de prédécharge, le rail d'excitation 400, le rail de détection 410 et le rail de référence 415 sont déchargés à une tension de seuil au-dessus de la masse. A la fin d'une phase de prédécharge, la ligne 426 bloque les transistors Qp428, Qp430 et Qp432 et les transistors d'égalisation Qpe. Les signaux d'entrésont alors

appliqués aux entrées Il à In et autorisés à se stabiliser.

Le fait d'amener la ligne de détection à haut niveau entraîne l'apparition d'un signal à bas niveau sur la ligne 442 après passage par l'inverseur 440 d'o il résulte que le transistor Qp420 est rendu passant, autorisant ainsi un courant à circuler depuis la source de tension Vdd sur le rail d'excitation 400. En outre, l'application d'un signal à bas niveau sur la ligne 442 entraîne que les transistors à canal N Qn448 et Qn450 sont rendus passant amenant ainsi le rail de détection 410 et le rail de référence 415 à niveau bas vers la masse. Dans la présente invention représentée en figure 5, le transistor Qn448 est dimensionné pour laisser passer plus de courant que le transistor Qn450 de sorte que la tension sur le rail de détection 410 passera vers un état de masse plus rapidement que la tension sur le rail de référence 415. Comme cela est bien connu, une porte ET nécessite que la sortie 480 dans l'amplificateur de détection 460 soit à haut niveau seulement quand toutes les entrées vers la porte ET sont à haut niveau, tous les autres états d'entrée entraînant un signal à bas niveau à la sortie de l'amplificateur de détection 460. On notera que dans le cas o l'une quelconque des entrées Il à In est à bas niveau, alors la condition ET n'existe pas. Le-courant passant par le rail d'excitation 400 sera transmis au rail de détection 410 amenant sa tension à une valeur plus élevée que celle du rail de référence qui, quand elle est détectée par l'amplificateur de détection 460, entraine une sortie à bas niveau sur la ligne 480 indiquant

qu'une condition ET n'existe pas.

Ainsi, une porte OU et une porte ET perfectionnées ont été décrites, ces portes permettant que des fonctionnements logiques à haute rapidité soient atteints. La présente invention s'applique tout particulièrement à être utilisée dans des environnements de processeur numérique à grande vitesse et peut être incorporée dans divers circuits numériques. Bien que la présente invention ait été décrite en relation avec des modes de réalisation particuliers associés aux figures 1 à 5, l'homme de l'art notera que les figures ont seulement un but illustratif et ne doivent en aucun cas

constituer une limitation de l'invention.

Claims

REVENDICATIONS

1. Porte logique caractérisée en ce qu'elle comprend une ligne de rail d'excitation (310); une ligne de rail de détection (315); une ligne de rail de référence (320); des. premiers moyens à transistors (Q1... QN) couplés entre le rail d'excitation et le rail d'alimentation pour permettre sélectivement à du courant de passer entre les rails d'excitation et d'alimentation; une pluralité de lignes d'entrée (Il à IN) , chacune de ces lignes d'entrée étant couplée à la grille de l'un des premiers moyens à transistors, respectivement, de sorte que, si l'une de ces lignes d'entrée est dans un premier état, le transistor auquel la ligne d'entrée est couplée laisse passer du courant; des seconds moyens à transistors (Q362) couplés entre une source de tension connue (Vdd) et le rail de détection; des troisièmes moyens à transistors (Q364) couplés entre la source de tension d'entrée et le rail de référence, ces troisièmes moyens à transistors étant dimensionnés pour laisser passer moins de courant que le second transistor; des quatrièmes moyens à transistors (Q382) couplés entre le rail d'excitation et la masse; un moyen de signalisation de détection (375, 380) pour produire un signal de détection et fournir ce signal aux grilles des seconds, troisièmes - et quatrièmes moyens à transistors, la réception de ce signal entraînant le passage d'un courant dans les seconds, troisièmes et quatrièmes moyens à transistors; et un moyen de détection (366) couplé aux rails de détection et de référence pour détecter la tension sur ces rails et produire une sortie pour déterminer si la tension sur

l'un des rails dépasse la tension sur l'autre.

2. Porte logique selon la revendication 1, caractérisée en ce qu'elle comprend en outre des moyens de précharge (Qp360, Qp352, Qp354, Qp356) couplés aux rails d'excitation, de détection et de référence pour charger sélectivement ces rails à un état connu avant la génération du

signal de détection.

3. Grille logique selon la revendication 2,

caractérisée en ce que les premiers moyens à transistors (Q1...

QN) comprennent des transistors, au moins un transistor pour

chacune des lignes d'entrée.

4. Porte logique selon la revendication 3, comprenant en outre des cinquièmes moyens à transistors (QD) couplés au rail de référence pour égaliser la capacité du rail

de référence et du rail de détection.

5. Porte logique selon la revendication 3, caractérisée en ce que le moyen de détection comprend un

amplificateur de détection (366).

6. Porte logique selon la revendication 5, caractérisée en ce que le moyen de précharge comprend des sixièmes moyens à transistors (Qequal) couplés entre le rail d'excitation, le rail de détection et le rail de référence

pour égaliser la tension sur ces rails.

7. Porte logique selon la revendication 6, caractérisée en ce que le moyen de précharge comprend en outre: des septièmes moyens à transistors (Qp352, Qp354, Qp356) couplés entre la source de tension (Vdd) et, respectivement, le rail d'excitation, le rail de détection et le rail de référence; une ligne de précharge (360) couplée aux sixièmes et septièmes moyens à transistors de sorte que, si un signal de précharge est fourni sur la ligne de précharge, les sixièmes et septièmes moyens à transistors deviennent passants.

8. Porte logique selon la revendication 7, caractérisée en ce que les sixièmes et septièmes moyens à transistors comprennent des transistors à canal N.

9. Porte logique selon la revendication 6, caractérisée en ce que les premiers moyens à transistors comprennent des transistors à canal N.

10. Porte logique selon la revendication 6, caractérisée en ce que les quatrièmes moyens à transistors comprennent un transistor à canal N.

11. Porte logique selon la revendication 6, caractérisée en ce que les seconds et troisièmes moyens à transistors comprennent des transistors à canal P.

12. Porte logique selon la revendication 6, caractérisée en.ce qu'elle comprend en outre un inverseur (380) couplé entre le moyen de signalisation de détection et

les grilles des seconds et troisièmes moyens à transistors.

13. Porte logique selon la revendication 2, caractérisée en ce que ledit état connu est approximativement Vdd - Vth o Vth est égal aux tensions seuil des sixièmes et

septièmes moyens à transistors.

14. Porte ET caractérisée en ce qu'elle comprend: une ligne de rail d'excitation (400); une ligne de rail de détection (410); une ligne de rail de référence (415); des premiers moyens à transistors (Qpl... Qpn) couplés entre les rails d'excitation et de détection pour permettre sélectivement à du courant de passer entre ces rails d'excitation et de détection; une pluralité de lignes d'entrée (Il à IN), chacune de ces lignes d'entrée étant couplée à la grille de l'un des premiers moyens à transistors, respectivement, de sorte que, si une ligne d'entrée est dans un premier état, le transistor auquel cette ligne d'entrée est couplé laisse passer du courant; des seconds moyens à transistors (Qp420) couplés entre le rail d'excitation et une tension connue (Vdd); des troisièmes moyens à transistors (Qn448) couplés entre le rail de détection et la masse; des quatrièmes moyens à transistors (Qn450) couplés entre le rail de référence et la masse, ces quatrièmes moyens à transistors étant dimensionnés pour laisser passer moins de courant que les troisièmes moyens à transistors; des moyens de signalisation de détection pour produire un signal de détection et fournir un signal aux grilles des seconds, troisièmes et quatrièmes moyens à transistors, la réception de ce signal entrainant le passage d'un courant à travers les seconds, troisièmes et quatrièmes moyens à transistors; des moyens de détection (460) couplés aux rails de détection et de référence pour détecter la tension sur ces rails et produire une sortie prédéterminée si la tension sur

l'un de ces rails dépasse la tension sur l'autre.

15. Porte ET selon la revendication 14, caractérisée en ce qu'elle comprend en outre des moyens de prédécharge couplés aux rails d'excitation, de détection et de référence pour décharger sélectivement ces rails vers un niveau de seuil au-dessus de la masse avant la génération du signal de détection

16. Porte ET selon la revendication 15, caractérisée en ce que les premiers moyens à transistors comprennent des transistors (Qpl... Qpn), au moins un transistor

pour chacune des lignes d'entrée.

17. Porte ET selon la revendication 16, caractérisée en ce que les moyens de détection comprennent un

amplificateur de détection (460).

18. Porte ET selon la revendication 17, caractérisée en ce que les moyens de prédécharge comprennent des cinquièmes moyens à transistors (Qpe) couplés entre le rail d'excitation, le rail de détection et le rail de

référence pour égaliser les tensions sur ces rails.

19. Porte ET selon la revendication 18, caractérisée en ce que les moyens de prédécharge comprennent en outre: des sixièmes moyens à transistors (Qp438, Qp430, Qp432) couplés entre les rails d'excitation, de détection et de référence, d'une part et la masse d'autre part; une ligne de prédécharge (426) couplée aux cinquièmes et sixièmes moyens à transistors de sorte que, si un signal de prédécharge est fourni sur la ligne de prédécharge, les cinquièmes et sixièmes moyens à transistors deviennent passant et amènent les rails d'excitation, de détection et de référence à un état de seuil au-dessus de la masse.

20. Porte ET selon la revendication 19,

caractérisée en ce que les premiers moyens à transistors (Qpl...

Qpn) sont des transistors à canal P.

21. Porte ET selon la revendication 20, caractérisée en ce que les seconds moyens à transistors comprennent au moins un transistor à canal P.

22. Porte ET selon la revendication 21, caractérisée en ce que les troisièmes et quatrièmes moyens à transistors comprennent des transistors à canal N.

23. Porte ET selon la revendication 22, caractérisée en ce qu'elle comprend en outre des septièmes moyens à transistors (Qd) couplés au rail de référence pour égaliser la capacité du rail de référence et du rail de détection.

24. Porte ET selon la revendication 23, caractérisée en ce que les cinquièmes et sixièmes moyens à transistors comprennent des transistors à canal P.