FR2887090A1 - Circuit xor. - Google Patents

Abstract

Un circuit XOR qui est réalisé en dual rail comporte quatre transistors verticaux (P1, P2, P3, P4), les transistors transversaux étant disposés de manière à coupler un potentiel d'entrée à une première entrée (11) ou une deuxième entrée (12) avec une sortie (15, 16). De ce fait, il est obtenu un circuit XOR à économie de surface et sûr et à commutation rapide.

Description

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Description

Circuit XOR La présente invention concerne des circuits logiques et, en particulier, des circuits logiques en exécution à double rail.

Les circuits à double rail sont préférés en particulier pour des applications cryptographiques, mais également pour d'autres applications de logique rapides. Pour chaque opérande, il est mis à disposition et traité ici tant la valeur de l'opérande elle-même que la valeur inversée de l'opérande. Du côté de la sortie sont alors à nouveau obtenus non seulement le bit calculé, mais également la valeur inversée du bit calculé. Il est ainsi assuré que le courant consommé soit indépendant du fait que les nombres à traiter sont des zéros logiques ou des uns logiques.

Il est obtenu une plus grande sécurité avec ces circuits à double rail lorsqu'un mode d'évaluation ou un mode de données suit toujours un mode de préparation ou un mode de précharge ou un mode de prédécharge. En mode de précharge, tant l'entrée que l'entrée inversée sont toujours portées au même potentiel élevé. Par contre, en mode de prédécharge, tant l'opérande que l'opérande inversé sont portés au même potentiel faible. Chaque fois qu'un mode de données suit un mode de précharge, il est assuré que d'un mode à un autre, donc lors du passage d'un mode de préparation à un mode d'évaluation ou à un mode de données, il ne change chaque fois qu'une seule ligne. Il est ainsi obtenu un profil de courant qui est totalement indépendant des données à traiter.

Des circuits XOR sont utilisés à différents endroits. Une application a lieu dans les compteurs, un couplage XOF; d'un signal de propagation Prop avec un signal de report Car d'une tranche de bits inférieure la plus rapprochée étant requis ici. La figure 2 illustre un circuit XOR existant destiné à coupler un signal de propagation Prop et un signal de report Car, pour obtenir un résultat. Le circuit illustré à la figure 2 est également réalisé selon la technique de double rail et 2887090 2 comporte quatre entrées 21, 22, 23, 24 et deux sorties 25, 26. Pour la mise en oeuvre de la table de vérité XOR, tel qu'illustrée par exemple à la figure 3, il est requis, dans le circuit connu, six transistors Pl, P2, P3, P4, P5 et P6. Le circuit illustré à la figure 2 a comme caractéristique le fait que les quatre entrées 21 à 24 sont amenées, chacune, à une porte de déclenchement d'un transistor PMOS P1, P2, P3, P4, P5, P6, ce qui signifie qu'aucune des entrées ne doit être activée. Pour le fonctionnement du circuit XOR illustré à la figure 2, il n'est donc requis qu'un tout petit pilote du côté des opérandes d'entrée.

L'inconvénient du circuit illustré à la figure 2 est toutefois le fait que, lorsqu'il est effectué une précharge, tous les transistors illustrés à la figure 2 sont fermés. Cela signifie que tous les noeuds internes flottent. A l'état de précharge, ni les sorties 25 et 26 du circuit illustré à la figure 2, ni les noeuds internes entre les différents transistors ne sont activés.

Si le circuit passe alors en phase d'évaluation, il présente l'inconvénient que seul un des deux trajets est activé par un "1" logique. Cela peut avoir pour conséquence, dans le cas d'une disposition malheureuse où il se produit, par exemple, des couplages parasitaires en phase de précharge, une dysfonction du circuit.

Si les entrées sont occupées dans la phase d'évaluation suivante par des valeurs valides, un trajet Vdd est à nouveau placé sur le bit de sortie ou le bit de sortie inversé. Etant donné qu'il peut être mémorisé préalablement au noeud interne de la porte de déclenchement XOR une charge résiduelle du cycle et qu'il peut, par ailleurs, également être mémorisé une charge résiduelle aux sorties, il peut se produire des effets qui, à leur tour, entraînent de pénalités de performance, une composante transversale du courant induit et un manque de sécurité de fonctionnement. Ainsi, il peut par exemple arriver que, par suite d'une charge résiduelle présente du cycle précédent, le bit activé doive tout d'abord combattre la charge résiduelle. Il circule alors une composante transversale du courant induit et le circuit devient plus 2887090 3 lent que nécessaire. Par suite de capacités de couplage, cet effet peut encore être considérablement amplifié, ce qui peut, dans le cas extrême, mème avoir pour conséquence que la charge résiduelle "gagne'' et que le résultat est, de ce fait, erroné.

Le document DE 197 12 553 Al décrit un circuit logique différentiel de recyclage de charge et des éléments de mémoire qui comportent ce circuit. Un réseau logique de transistors de passage NMOS qui comporte, pour la mise en oeuvre de la fonction XOR/XNOR, quatre transistors nMOS est couplé à un circuit de précharge qui, lorsque le cycle est faible, relie les noeuds de sortie, pour amener les deux noeuds à une tension qui est égale à la moitié de la différence entre Vdd et Vss, et pour séparer, en mode d'évaluation qui a lieu lorsque le cycle est élevé, les deux noeuds de sortie l'un de l'autre.

L'objet de la présente invention consiste à créer un circuit XOR plus efficace et plus flexible.

Cet objet est résolu par un circuit XOR avec une première entrée pour un premier opérande, une deuxième entrée pour un premier opérande inversé, une troisième entrée pour un deuxième opérande, une quatrième entrée pour un deuxième opérande inversé, une première sortie pour un opérande de résultat et une deuxième sortie our un opérande de résultat inversé, aux caractéristiques suivantes: un premier commutateur entre la deuxième entrée et la première sortie, une électrode de commande du premier commutateur étant reliée à la troisième entrée; un deuxième commutateur, qui est connecté entre la première entrée et la deuxième sortie, une électrode de commande du deuxième commutateur étant reliée à la quatrième entrée un troisième commutateur qui est connecté entre la première entrée et la première sortie, une électrode de commande du troisième commutateur (P3) étant reliée à la troisième entrée; 2887090 4 un quatrième commutateur qui est connecté entre la deuxième entrée et la première sortie, une électrode de commande du quatrième commutateur étant reliée à la quatrième entrée; et un dispositif de préparation destiné à activer alternativement les entrées du circuit XOR en un mode de préparation et en un mode de données, la première entrée et la deuxième entrée ou la troisième entrée et la quatrième entrée ouvant être activées, en mode de préparation, au même potentiel.

La présente invention se base sur la connaissance du fait que, pour la réduction des noeuds internes qui sont flottants à l'état de précharge, il y a lieu d'abandonner la prémisse que le circuit XOR doit être construit de sorte que les entrées ne soient plus sollicitées, donc qu'elles n'arrivent qu'à des portes de déclenchement de transistors dans le circuit XOR. En d'autres termes, la vitesse du circuit XOR et également la sécurité de fonctionnement du circuit sont améliorées par le fait que le nombre de noeuds internes qui ne sont pas activés à l'état de précharge, donc qui flottent, est réduit. Dans le circuit selon l'invention, en fonction des circuits montés après le circuit XOR, seules les sorties sont flottantes à l'état de précharge. Par contre, il n'existe plus de noeuds internes indéfinis à l'état de précharge. Il est ainsi assuré qu'il ne doit pas être surmonté de charges résiduelles gênantes après un état de précharge, pour calculer un bit ou un bit inversé.

Le circuit XOR selon l'invention se caractérise, par ailleurs, par le fait qu'il requiert moins de surface. Ainsi, le circuit XOR selon l'invention n'a que quatre "transistors de calcul" et un transistor d'égalisation optionnel, ce qui représente, comparé aux six transistors du circuit connu, une réduction d'un tiers ou d'un sixièrne de la surface nécessaire. En particulier dans le cas d'unités de calcul de nombres longs comportant de très nombreuses tranches de bits, l'économie de surface de puce par porte XOR conduit à une surface économisée considérable par rapport à l'ensemble de la puce.

2887090 5 Par ailleurs, le circuit selon l'invention se caractérise par un gain de performance, par une réduction de la composante transversale du courant induit et par une augmentation de la sécurité de fonctionnement. Par ailleurs, il est obtenu que le profil de courant est indépendant du bit de résultat, en ce qu'il est, de préférence, incorporé le transistor d'égalisation qui, à l'état de précharge, court-circuite les deux sorties, d'où les charges résiduelles qui y restent éventuellement sont, du fait du mode d'évaluation précédent, réparties uniformément sur les deux sorties et peuvent, de ce fait, plus facilement être surmontées dans le mode d'évaluation suivant.

De préférence: - un transistor d'égalisation qui est connecté entre la première sortie et la deuxième sortie, le commutateur d'égalisation étant réalisé de manière à relier, dans un mode de préparation, la première sortie et la deuxième sortie et à séparer, dans un mode de données, la première sortie de la deuxième sortie, - les commutateurs sont réalisés sous forme de transistors, - les commutateurs sont réalisés sous forme de transistors PMOS, et dans lequel le dispositif de préparation d'un fonctionnement de précharge est de manière à activer, dans le mode de préparation suivant le mode de données, tant la première entrée et la deuxième entrée que la troisième entrée et la quatrième entrée à un potentiel élevé, ou - les commutateurs sont réalisés sous forme de transistors NMOS, et dans lequel le dispositif de préparation d'un fonctionnement de prédécharge est réalisé de manière à activer, dans le mode de préparation suivant le mode de données, tant la première entrée et la deuxième entrée que la troisième entrée et la quatrième entrée à un faible potentiel.

- un premier étage d'entrée destiné à activer la première entrée et la deuxième entrée, le premier étage d'entrée est réalisé de manière à fournir un courant suffisant pour que, dans un mode de données, la 2887090 6 première sortie ou la deuxième sortie puisse être maintenue à un potentiel stable.

Ci-après sont expliqués en détail des exemples de réalisation préférés de la présente invention, en référence aux dessins joints en annexe, dans lesquels: la figure 1 illustre un circuit XOR selon l'invention, selon un exemple de réalisation préféré ; la figure 2 illustre un circuit XOR existant jusqu'ici; la figure 3 illustre une table de vérité XOR pour une porte de déclenchement XOR à double rail.

La figure 1 illustre un circuit XOR selon l'invention. Le circuit comporte une première entrée 11, une deuxième entrée 12, une troisième entrée 13 et une quatrième entrée 14. A la première entrée 11 est présente la version non inversée du premier opérande, donc, dans le présent exemple, le paramètre de propagation d'un circuit d'anticipation précédent. A la deuxième entrée 12 est présente la valeur inversée du paramètre de propagation. A la troisième entrée 13 est présente une version non inversée du bit de report Car (Car = Carry). A la quatrième entrée 14 est présente la version inversée du bit de report (CarQ). Le circuit XOR présente, par ailleurs, deux sorties 15 et 16, à la sortie 15 étant présent le bit non inversé, et à la sortie 16 étant obtenu le bit de résultat inversé. Par ailleurs, le circuit selon l'invention comporte quatre commutateurs P1, P2, P3, P4 qui, dans l'exemple de réalisation préféré de l'invention, sont réalisés sous forme de transistors PMOS, de sorte qu'ils fonctionnent ensemble avec un fonctionnement de précharge de tous les opérandes d'entrée aux quatre entrées. S'il était sélectionné un fonctionnement de prédécharge, les quatre commutateurs devraient être réalisés sous forme de transistors NMOS. Par ailleurs, il est optionnellement prévu un transistor d'égalisation P5 qui est connecté entre la première sortie 15 et la deuxième sortie 16, pour relier l'une à l'autre, en mode de préparation, donc en mode de précharge ou en mode de prédécharge, les deux sorties 15 et 16, tandis que, en mode 2887090 7 d'évaluation ou mode de données, le transistor P5 bloque, de sorte que les deux sorties 15 et 16 ne sont pas court-circuitées. Tant le transistor d'égalisation P5 qu'un premier étage d'entrée 17 et un deuxième étage d'entrée 18 sont commandés par une commande de précharge 19, qui est réalisée de manière à porter, en mode de préparation, toutes les valeurs d'entrée aux quatre entrées 11 à 14 au même potentiel.

Le premier étage d'entrée est, par ailleurs, réalisé de manière à activer, en mode d'évaluation, la première entrée 11 ou la deuxième entrée 12, afin que soit présent aux deux sorties 15 ou 16 un potentiel de résultat sûr. Par contre, le deuxième étage d'entrée ne doit pas être prévu aussi puissant, étant donné que le deuxième opérande d'entrée et le deuxième opérande d'entrée inversé ne sont raccordés qu'à des portes de déclenchement des transistors de calcul et ne doivent donc pas activer de potentiels de sortie.

En particulier, un premier commutateur P 1 est connecté entre la deuxième entrée 12 et la première sortie 16. L'électrode de commande du premier commutateur Pl est reliée à la troisième entrée 13 du circuit XOR.

Par ailleurs, un deuxième commutateur P2 est connecté entre la première entrée 11 et la première sortie 16. L'électrode de commande du deuxième commutateur est couplée à la quatrième entrée du circuit XOR.

Par ailleurs, un troisième commutateur P3 est connecté entre la première entrée 11 et la première sortie 15, une électrode de commande du troisième commutateur P3 étant, à son tour, couplée à la troisième entrée du circuit XOR.

Finalement, un quatrième commutateur P4 est connecté entre la deuxième entrée 12 et la première sortie 15, une électrode de commande du quatrième commutateur P4 étant raccordée à la quatrième entrée 14 du circuit XOR.

Ci-après sont à nouveau examinés les avantages du concept selon l'invention, comparé au circuit existant jusqu'ici et illustré à la figure 2.

2887090 8 Ainsi, à la figure 2, un trajet est activé à "1". Cela signifie que le potentiel Vdd est connecté à la première sortie 25 ou à la deuxième sortie 26. Par contre, l'autre sortie n'est pas activée.

S'il est alors passé, dans le circuit illustré à la figure 2, au mode de précharge, la charge, lorsque Vdd est découplé par le circuit, ne peut pas s'écouler. Elle reste donc et gêne une recharge lors du cycle d'évaluation suivant. Aussi, dans le circuit illustré à la figure 2, un trajet est, du fait de la charge résiduelle, chargé par le préhistorique à un état logique "1".

Selon l'invention, cet inconvénient est surmonté par le fait que, en mode d'évaluation, un trajet de sortie est activé à un état logiquement haut, donc par exemple Vdd, tandis que l'autre trajet n'est activé qu'à la tension de seuil Vth, du fait de la charge résiduelle, par le préhistorique. Etant donné que la tension de seuil Vth est toutefois déjà quelque peu inférieure à la tension Vdd, il est déjà obtenu, sans mise à disposition du transistor d'égalisation, une amélioration du circuit, étant donné que la charge résiduelle devant être surmontée lorsqu'il est passé d'un mode de précharge à un mode un d'évaluation, est nettement inférieure à la charge résiduelle dans le circuit illustré à la figure 2.

Afin d'améliorer davantage le circuit selon l'invention, il est préférable, par ailleurs, de prévoir le transistor d'égalisation P5. Notamment, lorsque le circuit XOR suit un circuit qui, en phase de précharge, ne porte pas les deux sorties 15 et 16 à un potentiel déterminé, ces sorties 15 et 16 sont encore toujours flottantes. Cela signifie qu'une charge est présente à une sortie, du fait du préhistorique, tandis qu'il n'est pas présent de charge à l'autre sortie, du fait du préhistorique. Il s'est ainsi avéré que la répartition de la charge à une sortie sur les deux sorties peut conduire à une accélération et à une sécurité de fonctionnement améliorée du circuit, étant donné qu'il ne doit alors être "surmonté", au cycle d'évaluation suivant, que dans une certaine mesure la demi-charge résiduelle.

2887090 9 Etant donné que l'entrée du transistor de commande est reliée au signal de commande de précharge du circuit l'entourant, le potentiel des deux sorties 15 et 16 est équilibré et est, en fonction de la technologie et la disposition, compris entre environ 0,3 à 0,7 fois sa valeur. Les sorties deviennent ainsi moins sensibles aux couplages par l'intermédiaire de capacités parasites.

Par les aménagements des transistors transversaux Pl à P4, il est obtenu, par ailleurs, que lors de l'évaluation les deux sorties 15 et 16 sont activées, tel qu'il a été expliqué. Une sortie est activée par un "1" logique, et l'autre sortie est activée par Vss moins Vthp. Cela augmente également la robustesse du circuit.

Le circuit selon l'invention pourrait également être utilisé en logique statique, lorsque le transistor P5 n'est pas prévu, ou lorsque son entrée est reliée fermement à un "1" logique.

Le circuit selon l'invention présente donc une plus grande robustesse tant pendant la phase de précharge que pendant la phase d'évaluation et comporte un transistor en moins, comparé au circuit illustré à la figure 2, ce qui conduira, en particulier dans le cas d'unités de calcul de nombres longs avec de nombreuses tranches de bits, à une économie considérable de surface de puce d'ensemble.

Liste de numéros de repère 11 12 13 14 15 16 17 18 19 21 22 23 24 25 26 Pl P2 P3 P4 P5 P6 première entrée deuxième entrée troisième entrée quatrième entrée première sortie deuxième sortie premier étage d'entrée deuxième étage de sortie commande de précharge première entrée deuxième entrée troisième entrée quatrième entrée première sortie deuxième sortie premier commutateur deuxième commutateur troisième commutateur quatrième commutateur cinquième commutateur sixième commutateur

Claims (5)

REVENDICATIONS

1. Circuit XOR avec une première entrée (11) pour un premier opérande, une deuxième entrée (12) pour un premier opérande inversé, une troisième entrée (13) pour un deuxième opérande, une quatrième entrée (14) pour un deuxième opérande inversé, une première sortie (15) pour un opérande de résultat et une deuxième sortie (16) pour un opérande de résultat inversé, aux caractéristiques suivantes: un premier commutateur (Pl) entre la deuxième entrée (12) et la première sortie (15), une électrode de commande du premier commutateur (P 1) étant reliée à la troisième entrée (13) un deuxième commutateur (P2), qui est connecté entre la première entrée (11) et la deuxième sortie (16), une électrode de commande du deuxième commutateur (P2) étant reliée à la quatrième entrée (14) ; un troisième commutateur (P3) qui est connecté entre la première entrée (11) et la première sortie (15), une électrode de commande du troisième commutateur (P3) étant reliée à la troisième entrée (13) ; un quatrième commutateur (P4) qui est connecté entre la deuxième entrée (12) et la première sortie (15), une électrode de commande du quatrième commutateur (P4) étant reliée à la quatrième entrée (14) ; et un dispositif de préparation (19) destiné à activer alternativement les entrées du circuit XOR en un mode de préparation et en un mode de données, la première entrée (11) et la deuxième entrée (12) ou la troisième entrée (13) et la quatrième entrée (14) pouvant être activées, en mode de préparation, au même potentiel.

2. Circuit XOR selon la revendication 1, présentant, par ailleurs, la caractéristique suivante: un transistor d'égalisation (P5) qui est connecté entre la première sortie (15) et la deuxième sortie (16), le commutateur d'égalisation (P5) étant réalisé de manière à relier, dans un mode de préparation, la 2887090 12 première sortie (15) et la deuxième sortie (16) et à séparer, dans un mode de données, la première sortie (15) de la deuxième sortie (16).

3. Circuit XOR selon la revendication 1 ou 2, dans lequel les commutateurs (Pl, P2, P3, P4, P5) sont réalisés sous forme de transistors.

4. Circuit XOR selon la revendication 3, dans lequel les commutateurs sont réalisés sous forme de transistors PMOS, et dans lequel le dispositif de préparation d'un fonctionnement de précharge est de manière à activer, dans le mode de préparation suivant le mode de données, tant la première entrée (11) et la deuxième entrée (12) que la troisième entrée (13) et la quatrième entrée (14) à un potentiel élevé, ou dans lequel les commutateurs sont réalisés sous forme de transistors NMOS, et dans lequel le dispositif de préparation d'un fonctionnement de prédécharge est réalisé de manière à activer, dans le mode de préparation suivant le mode de données, tant la première entrée (11) et la deuxième entrée (12) que la troisième entrée (13) et la quatrième entrée (14) à un faible potentiel.

5. Circuit XOR selon l'une des revendications précédentes, présentant, par ailleurs, la caractéristique suivante: un premier étage d'entrée (17) destiné à activer la première entrée (11) et la deuxième entrée (12), le premier étage d'entrée (18) étant réalisé de manière à fournir un courant suffisant pour que, dans un mode de données, la première sortie (15) ou la deuxième sortie (16) puisse être maintenue à un potentiel stable.