JPS5934728A - アンドゲ−ト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＲＯＭやＲＡＭなどのメモリは、複数のメモリセルを有
しているので、そのメモリセルを指定するだめのアドレ
スデコーダも内蔵されている。

第１図は４ビツトのアドレスをデコードスル場合のアド
レスデコーダを示し、アドレス信号Ａ。〜Ａ３に対応し
て出力Ｙ０〜ＹＩ６のいずれかが１”レベルになる。そ
して、このとき、アンド回路Ｍｌ（ｉ＝０〜１５）は、
一般に第２図に示すように構成されている。

しかし、このアンド回路Ｍ１では、アドレス信号Ａｏ−
Ａ、によってＦＥＴ（Ｑｏ）〜（Ｑｓ）がオンになった
とき、電源ＶＩＩ８の電位は、ＦＥＴ（Ｑｓ）〜（Ｑｏ
）を通じてＦＥＴ（’Ｑ４）　、（Ｑｓ）のダートに供
給されるので、このとき、ＦＥＴ　（Ｑｓ　）〜（Ｑｏ
）のオン抵抗及び浮遊容量によりＦＥＴ　（Ｑ４）　−
（Ｑｓ）のケ゛−トに供給される信号の波形は、大きく
なまってしまう。そして、このダート入力波形のなまり
は、ＦＥＴ　（Ｑ４）。

（Ｑｓ）によるインバータの動作を遅らせるので、出力
Ｙｌを遅らせてしまい、すなわち、アドレスデコードが
遅くなってしまう。

また、ＦＥＴ（Ｑ４）　−（Ｑｓ）のダート入力波形が
なまっているので、スルー電流がかなりの期間流れてし
まい、消費電力が大きくなってしまう。

この発明は、これらの問題点を解決しようとするもので
ある。

以下、アドレスが４ビツトの場合の一例について説明し
よう。

第３図において、電源ＶＤＤとラインＩ）ｔｔとの間に
、４つのＰチャンネルのＭｏｓ　−ＦＥＴ　（Ｑｔｏ　
）　〜（Ｑｔｓ　）のドレイン・ソース間が並列接続さ
れ、そのダートにアドレス信号Ａｏ％　Ａ、が供給され
ると共に、ラインＤｌｌと電源Ｖ８Ｂとの間に、Ｎチャ
ンネルのＭＯＳ　−ＦＥＴ　（Ｑ１４　）のソース・ド
レイン間が接続され、そのダートに信号φ１が供給され
る。

さらに、ラインＤｌｌがＰチャンネルのＭＯＳ　−ＦＥ
Ｔ（Ｑ１５）のダートに接続され、そのドレインに信号
φ２が供給されると共に、そのソースと電源ＶＩＩ８と
の間に、ＮチャンネルのＭＯＳ　−ＦＥＴ　（Ｑ＋６　
）のソース・ドレイン間が接続され、そのダートに信号
φｌが供給される。

また、ＦＥＴ（Ｑ１８）　−（Ｑ１６）のソースが出力
Ｙｌの出力端とされると共に、その出力ＹｌがＮチャン
ネルのＭＯＳ　−ＦＥＴ　（Ｑ１７　）のダートに供給
され、そのソース・ドレイン間がラインＤｌｌと１ヒ源
ＶＳＩＩとの間に接続される。

このような構成によれば、ＦＥＴ（Ｑｏ）〜（Ｑｓ）は
オアダートとして働くので、アドレス信号Ａｏ〜Ａ３の
いずれかが不成立（′０”）のときには、各部の波形は
第４図に示すようになり、出力Ｙ１は０″のままである
が、アドレス信号Ａｏ−Ａ３がすべて成立（１”）のと
きには、各部の波形は第５図に示すようになシ、出力Ｙ
ｌは信号φ２のタイミングで′１”になる。

なお、ラインＤｌｌ　と出力端Ｙｉとの間には、茶漬結
合があるので、ＦＥＴ（Ｑｘγ）がないときには、ライ
ンＤｌｌの電位が出力Ｙ１の変化を抑えるように作用す
るが、ＦＥＴ　（Ｑｓｙ　）によシそのような抑制作用
は防止される。

そして、この場合、この発明によれば、アドレス信号Ａ
、％Ａ３が供給されるＦＥＴ　（Ｑｔｏ　）〜（Ｑｔｓ
）はオアゲートとして働くので、ＦＥＴ　（Ｑｌｏ　）
〜（Ｑｔｓ　）がオンとなって電源ＶＤＤがＦＥＴ　（
Ｑｔｓ　）のダートに供給されるとき、そのオン抵抗が
小さくなり、従って、波形のなまシが最少となるので、
ＦＥＴ（Ｑｌｓ）の遅れも最少となって高速のアドレス
デコードができる。

また、信号φ１．φ２によりダイナミック動作となるの
で、スルー電流が流れず、消費電力を小さくできる。

第６図に示す例においては、ＦＥＴ（Ｑｒｙ）の代わシ
に、ラインＤｌｌと出力端Ｙｌとの間の結合容量に比べ
て十分に大きな値の容量Ｃｔｔを設けた場合である。

また、第７図に示す例においては、ＦＥＴ　（Ｑ２Ｓ　
）１（Ｑｍｓ）によシ第２の出力Ｙｉを取シ出した場合
であり、この場合には、ラインＩ）ｔｔに容量が接続さ
れたことになり、これは第６図の容量Ｃｔｔと等価なの
で、第３図のＦＥＴ　（Ｑｌ？　）あるいは第６図の容
量Ｃ１ｌを省略できる。

【図面の簡単な説明】

第１図、第２図、第４図、第５図はこの発明を説明する
ための図、第３図、第６図、第７図はこの発明の一例の
接続図である。 第３図 第４図 第５図 ＾ｆ−Ａ４’ − Ｙｉ。 手続補正書 昭和５７年１０月　２８目 １、事件の表示 昭和５７年特許願第　１４５１０１　　号２、発明の名
称　アンドゲート回路 ３、補正をする者 事件との関係　　　持ｔ′１出願人 住所　東京部品用区北品用６１目７番３５号名称（２１
８）　　ソニー株式会社 代表取締没　大　賀　典　ｋＩＬ ４、代　」里　人　東京都！、ｌｉ宿区西新宿１丁目８
番１号（新卒ヒル）１’ＥＬ東ｊ；１、（０３）３４３
．−．５８２］　（代表）６、補正により増加する発明
の数 １　明細書中、特許請求の範囲を別紙のように訂正する
。 ２、同、第４頁１行「ソース」を１ドレイン」と訂正す
る。 ３、図面中、第３図及び示５図を別紙のようにｄ１正す
る。 以　　　上 特許請求の範囲 斤いに並列接続されてオア回路を構成する複数の第１の
導電形式の第１のＦＥＴ　（ＱＩＯ−Ｑ１０）と、第２
の導電形式の第２０ＦＥＴ　（Ｑ１０）とが、第１の電
源ｖＤＤと、第２の電源ＶＳＳとの間に直列接続され、
上記第１０ＦＥＴ　（Ｑｔｏ　−Ｑ１０　）と上記第２
０ＦＥＴ（Ｑ１４）との接続点が、上記第１の導電形式
の第３のＦＥＴ（Ｑｌｓ）のゲートに接続され、この第
３０ＦＥＴ　（Ｑ１５　）と上記第２の電源ＶＳＳとの
間に、上記第２の導電形式の第４０ＦＥＴ　（Ｑ１６）
が接続され、上記第２及び第４０ＦＥＴ　（Ｑ１０　）
　、　（Ｑ１６）のゲートに第１の信号φｌが供給され
、かつ、上記第３０ＦｇＴ（Ｑ１５）に第２の信号φ２
が併給されると共に、上記第１０ＦＥＴ　（Ｑｔｏ”Ｑ
ｔ３）のゲートに入力信号が供給されて上記第３及び第
４０ＦＥＴ　（Ｑ１５）　ｒ　（Ｑ１６）の接続点から
上記入力（ｔ１号のアンド出力が取り出されるアンドゲ
ート回路。

Claims (1)

1. 【特許請求の範囲】 互いに並列接続されてオア回路を構成する複数の第１の
   導電形式の第１のＦＥＴ　（ＱＩＯ−Ｑｔ３　）と、第
   ２の導電形式の第２０ＦＥＴ（Ｑｔ４）とが、第１の電
   源ＶＤＤと、第２の電源Ｖ８Ｂとの間に直列接続され、
   上記第１のＦＥＴ　（Ｑｌｏ　−Ｑｔ３　）と上記第２
   の電源ＶＳＩ＋と接続点が、上記第１の導電形式の第３
   のＦＥＴ（Ｑｔ６）のダートに接続され、この第３０Ｆ
   ＥＴ　（Ｑｔ５　）と上記第２の電源Ｖ８［１との間に
   、上記第２の導電形式の第４のＦＥＴ　（Ｑｌｇ　）が
   接続され、上記第２及び第４のＦＥＴ　（Ｑｔ４）　ｅ
   　（Ｑｔｓ）のダートに第１の信号φｌが供給され、か
   つ、上記第３０ＦＥ’ｒ　（Ｑｌｌｌ　）に第２の信号
   φ２が供給されると共に、上記第１のＦｇＴ（Ｑｔ。 〜Ｑ＋ｓ　）のダートに入力信号が供給されて上記第３
   及び第４のＦＥＴ　（Ｑｒｓ　）　−（Ｑｔａ）の接続
   点から上記入力信号のアンド出力が取シ出されるアンド
   ダート回路。