JP3517459B2 - ファンインの大きいダイナミックＢｉＣＭＯＳ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積論理回路の分野に関
し、特に、ＢｉＣＭＯＳ回路に関する。

【０００２】

【従来の技術】従来のＣＭＯＳ（相補形金属酸化物半導
体）集積回路プロセスは、バイポーラトランジスタ製造
プロセスを中心として設計した類似の回路と比べて、消
費電力が少なく且つ基板上で示すスペースも少ない回路
を製造するために使用できるであろうが、バイポーラデ
バイスには多くの利点があり、中でも、相対するＭＯＳ
（金属酸化物半導体）と比較してより高速で動作し、よ
り大きな容量性負荷を駆動し且つより速く切替わるとい
うバイポーラデバイス固有の能力は有利である。バイポ
ーラデバイスとＭＯＳデバイス双方の利点を１つの回路
の中にとらえようとする試みの中で、ＢｉＣＭＯＳ（バ
イポーラ相補形金属酸化物半導体）プロセスが開発され
ている。

【０００３】ＢｉＣＭＯＳプロセスにおいては、得られ
る回路の一部分がバイポーラトランジスタを使用して動
作し、同じ回路の別の部分はＭＯＳトランジスタを使用
して動作するように、バイポーラトランジスタとＭＯＳ
トランジスタの双方を単一の半導体基板の上に製造す
る。そのため、電力をごくわずかしか消費せず、ほとん
どスペースを占めず、非常に高い速度で動作し且つ大き
な容量性負荷を駆動することができるということを特に
大きな利点とするＢｉＣＭＯＳ回路を設計し且つ実現す
ることが自在にできるのである。このような回路は、バ
ッテリを長時間もたせるために電力消費を最小限に抑え
なければならず、可搬性を向上させるためにサイズを最
小にしなければならず且つ非常に複雑な計算への適用を
処理するために処理速度を充分に速くしなければならな
い用途、たとえば、バッテリを動力とするノートブック
型コンピュータなどに広範囲に適用できるであろう。

【０００４】論理ゲートは、ゲートの１つ又は複数の入
力端子に印加される論理値について論理機能を実行して
出力を発生する回路であり、コンピュータシステムの主
処理装置又はその周辺装置のいずれかの中にあると思わ
れる。論理ゲートは、たとえば、ＮＡＮＤ，ＮＯＲ，Ａ
ＮＤ，ＯＲ，ＸＯＲ，インバータなどの機能を実行する
ように構成されても良い。入力データは、たとえば、キ
ャッシュ又は別のバッファメモリの記憶場所，ＲＡＭ，
ＲＯＭ，ラッチ又はいずれかのレジスタから、論理回路
自体を含んでいて良い処理回路によって収集される。デ
ータが論理ゲートへ搬送された後、出力を発生するため
に入力データに論理機能を適用する。

【０００５】以下に実例を示して照明するために、低電
圧は１つの特定の論理状態に最も密接に対応する電圧で
あり、高電圧は逆の論理状態に最も密接に対応する電圧
である。たとえば、５ボルトＣＭＯＳシステムにおいて
は、約２．５Ｖを越える電圧を論理値「１」と考え、約
２．５Ｖ未満の電圧を論理値「０」と考えても良い。言
うまでもなく、この対応関係を逆転させて、低電圧が論
理値「１」を表わし、高電圧は論理値「０」を表わすよ
うにしても良い。３Ｖ給電によって動作する別のシステ
ムでは、たとえば、約１．５Ｖを越える電圧を論理値
「１」と考え、約１．５Ｖ未満の電圧を論理値「０」と
考えても良い。この対応関係についても逆転が可能であ
るのは当然である。一般に、どのシステムについても、
その上のほうの電圧と低いほうの電圧との差の二分の一
を低いほうの電圧に加えたものを、実証をするための便
宜上の高電圧と低電圧との間、すなわち、交互論理状態
との間の近似境界と考えても良い。

【０００６】図１の回路においては、ｐチャネルトラン
ジスタ１０及び１１のゲートは入力端子Ａと、入力端子
Ｂとにそれぞれ結合している。ｎチャネルトランジスタ
１３及び１６のゲートも入力端子Ａに結合し、ｎチャネ
ルトランジスタ１２及び１５のゲートは入力端子Ｂに結
合している。トランジスタ１０及び１１は一端で供給電
圧Ｖｄｄに結合すると共に、他端ではベース線路１７を
介してｎｐｎバイポーラトランジスタ１４のベースに結
合している。トランジスタ１４のコレクタは供給電圧Ｖ
ｄｄに結合し、そのエミッタは回路の出力端子に結合し
ている。回路の出力端子は直列のトランジスタ１５及び
１６によりＶｓｓ（通常は接地電位、すなわち、０Ｖの
ような低電圧）から隔離されており、トランジスタ１４
のベースは直列のトランジスタ１２及び１３によりＶｓ
ｓから隔離されている。

【０００７】図１は、従来のＮＡＮＤゲート論理回路の
回路図を示す。この特定のＮＡＮＤゲートは２つの入力
Ａ及びＢを受信し、その出力端子で、論理関数Ａ ＮＡ
ＮＤＢの結果を生成する。各々の入力は３つのトランジ
スタの動作を制御する。トランジスタ１０及び１１はｐ
チャネルトランジスタであるので、供給電圧Ｖｄｄをト
ランジスタ１４のベースに印加することによって、出力
をハイに引き上げるためには、いずれかの入力Ａ又はＢ
が低電圧でなければならない。これに対し、入力Ａ及び
Ｂの双方が高電圧である場合には、供給電圧Ｖｄｄはト
ランジスタ１０及び１１のうちいずれか一方を介してト
ランジスタ１４のベースに到達することができず、ｎチ
ャネルトランジスタ１２，１３，１５及び１６の全てが
オンになるので、トランジスタ１４のベースはローとな
り（トランジスタ１４はオフする）且つ出力ノードもロ
ーとなる。

【０００８】この種の論理回路にはいくつかの問題があ
る。たとえば、トランジスタ１４のベースはベース線路
１７を介して大型ＭＯＳトランジスタ１０，１１及び１
２に結合していることに注目する。この型の構成におい
ては、大型ＭＯＳトランジスタ１０，１１及び１２の中
に寄生キャパシタンスがあるために、ベース線１７の容
量性負荷は大幅に増加する。ベース線１７に現れるキャ
パシタンスが多いほど、トランジスタ１４のベースをハ
イにするデバイススイッチング速度は遅くなり、それに
よって、図１の回路全体で出力をハイにする最終スイッ
チング速度は遅くなる。実際、ベース線１７のキャパシ
タンスが余りに多いと、回路の動作は遅くなりすぎ、実
用には適さなくなる。ベース線１７にあるＭＯＳトラン
ジスタが大型になるほど、そのＭＯＳトランジスタがベ
ース線１７に寄与するキャパシタンスは多くなる。同様
に、ベース線１７に現れるＭＯＳトランジスタの数が多
いほど、ベース線１７のキャパシタンスへの寄与は大き
くなる。

【０００９】図１の論理回路に関わるもう１つの問題点
は、出力ノードが直列のトランジスタ１５及び１６によ
りプルダウンされ且つトランジスタ１４のベースノード
に結合するベース線１７は直列のトランジスタ１２及び
１３によりプルダウンされることである。直列に接続し
たＭＯＳトランジスタが１つのノードを充電又は放電す
るのには、長時間を要することもある。プルダウン（放
電）すべきノードとＶｓｓとの間に直列に現れるＭＯＳ
トランジスタの数が多いほど、そのノードをプルダウン
するデバイススイッチング速度は遅くなる。同様に、プ
ルアップ（充電）すべきノードとＶｄｄとの間に直列に
現れるＭＯＳトランジスタの数が多いほど、そのノード
をプルアップするデバイススイッチング速度は遅くな
る。

【００１０】図１の回路を２入力ＮＡＮＤゲートから、
たとえば、４入力ＮＡＮＤゲートに拡張しようとすれ
ば、Ｖｄｄとベース線路１７との間にトランジスタ１０
及び１１と並列に２つの追加のｐチャネルトランジスタ
を設け、ベース線路１７とＶｓｓとの間にはトランジス
タ１２及び１３と直列に２つの追加のｎチャネルトラン
ジスタを設け、且つ出力ノードとＶｓｓとの間にはトラ
ンジスタ１５及び１６と直列に２つの追加のｎチャネル
トランジスタを設けることになるであろう。従って、よ
り多くの入力を受け入れるために図１の回路を拡張する
につれて、ベース線路１７に並列して現れるＭＯＳトラ
ンジスタの数はそれに比例して多くなる。先に論じた通
り、それら追加の大型ＭＯＳトランジスタはベース線路
に容量性負荷を追加して、回路のスイッチング速度を低
下させる。また、ベース線１７と出力ノードをプルダウ
ンするために直列に現れるＭＯＳトランジスタの数は入
力が加わるにつれて比例して多くなり、それによって
も、回路のスイッチング速度は遅くなる。図１の回路に
余りに多くの入力が取り込まれすぎて、回路の速度が実
用に供するには遅すぎるようになってしまう時点があ
る。これはファンイン限界として知られており、図１に
示すような回路については典型的にはほぼ入力４つが限
界である。

【００１１】図２の回路では、ｎｐｎバイポーラトラン
ジスタ３１のエミッタは供給電圧Ｖｄｄに結合し、その
ベースは入力電圧Ａを受信し、コレクタは出力線路３４
に結合している。尚、バイポーラトランジスタの入力抵
抗はＭＯＳトランジスタの入力抵抗よりはるかに低いの
で、実際には、図２のように、バイポーラトランジスタ
を回路に対する入力バッファとして採用することは一般
的にはない。ここでは、従来の技術における特定の欠陥
をさらに良く照明するためにバイポーラトランジスタを
使用している。通常、入力抵抗が高いことは回路の望ま
しい品質である。トランジスタ３０，３２及び３３はｎ
チャネルトランジスタである。トランジスタ３２及び３
３のゲートは入力ノードＢと、入力ノードＣとにそれぞ
れ結合している。トランジスタ３２及び３３のドレイン
はＶｄｄに結合し、トランジスタ３２及び３３のソース
は出力線路３４に結合している。プリチャージトランジ
スタ３０のゲートはプリチャージノードＰＲＣＨに結合
し、そのドレインは出力線路３４に結合し、ソースはＶ
ｓｓに結合している。

【００１２】図２のダイナミック回路の動作を考える。
この回路をダイナミック回路として分類する理由を明確
に示すために、時間の経過に従った回路の動作を解析し
なければならない。まず、このような回路をリセット、
すなわち、プリチャージしなければならない。これを実
行するため、トランジスタ３１，３２及び３３の制御端
子Ａ，Ｂ及びＣに低電圧をそれぞれ印加する。ＰＲＣＨ
ノードでは、トランジスタ３０のゲートに高電圧を印加
する。これを実行する間に、出力線路３４がＶｓｓとほ
ぼ等しい低電圧に到達するまで、出力線路３４から電荷
を排出させる。次に、トランジスタ３０のＰＲＣＨゲー
ト端子に低電圧を印加することにより、トランジスタ３
０をオフする。この時点で、回路はトリガ可能な状態に
なる。

【００１３】回路は論理ＯＲ機能を実行するので、トラ
ンジスタ３１，３２又は３３の端子Ａ，Ｂ又はＣのいず
れかにおける電圧が高電圧に切替わると、出力線路３４
も高電圧に切替わる。言いかえれば、トランジスタ３
１，３２又は３３の端子Ａ，Ｂ又はＣの論理状態のどの
ような変化も、出力線路３４の論理状態を切替えさせる
ということになる。たとえば、トランジスタ３１のベー
ス端子Ａがハイになるものと仮定する。これにより、バ
イポーラトランジスタ３１がオンするので、出力線路３
４はハイに引き上げられる。そこで、バイポーラトラン
ジスタ３１は出力線路３４を駆動し、回路が先に説明し
たように再びリセットされるまで、出力線路３４をハイ
のままにする。

【００１４】図２の回路にはいくつかの問題がある。た
とえば、１つの問題は、図１の回路がそのベース線路１
７へのＭＯＳキャパシタンス負荷という問題をかかえて
いるのと同様に、出力線路３４へのＭＯＳキャパシタン
ス負荷に関するものである。大型ＭＯＳトランジスタ３
０，３２及び３３からのキャパシタンスが出力線路にキ
ャパシタンスを与えることによって、この回路の速度を
著しく遅くする。尚、図２の回路に入力が追加されれ
ば、供給電圧Ｖｄｄと出力線路３４との間に追加のＭＯ
Ｓトランジスタを並列に接続する必要が生じるであろ
う。従って、図２の回路に１つの入力が加わるたびに、
それに比例する量のＭＯＳキャパシタンスが出力線路３
４に加わることになり、回路のスイッチング速度を遅く
して、最終的には、回路の動作は実用には適さないほど
遅くなってしまう。

【００１５】図２の回路がリセットされ、その時点で、
ＭＯＳトランジスタ３２のゲートのノードＢはハイにな
って、出力線路３４をハイに引き上げると仮定する。そ
こで、ＭＯＳトランジスタ３２は、回路が再び先に説明
したようにリセットされるまで、出力線路３４を駆動す
る。この場合、バイポーラトランジスタ３１はベースノ
ードＡで低ベース電圧を有し、出力線路３４に高エミッ
タ電圧を印加させる。この状態は、バイポーラトランジ
スタ３１のｐｎベース・エミッタ接合の負バイアス又は
逆バイアスとして知られている。そのような状態は信頼
性の問題である。ベース・エミッタ接合を逆バイアスす
ると、トランジスタにホットエレクトロンが注入され
る。その結果、ベース・エミッタ間漏れ電流が発生し、
ベース・エミッタ間逆バイアスストレス電圧と、ストレ
ス時間の関数であるトランジスタ利得は降下する。この
漏れ電流とトランジスタ利得の降下はバイポーラトラン
ジスタの性能を劣化させ、それにより、回路全体の性能
を劣化させてしまう。このように、回路が動作している
マイクロプロセッサの信頼性、実際には、そのようなマ
イクロプロセッサが常駐しているコンピュータシステム
全体の信頼性は、バイポーラトランジスタのベース・エ
ミッタ接合のそのような逆バイアスによってそこなわれ
るのである。

【００１６】トランジスタ３０及び３３はＭＯＳトラン
ジスタであるので、そのような信頼性の問題は起こらな
い。ところが、トランジスタ３１のように、エミッタが
出力線路３４に結合しているｎｐｎバイポーラトランジ
スタは、いずれも、ベース・エミッタ接合の逆バイアス
に関わる信頼性の問題を引き起こす。これに対し、トラ
ンジスタ３０，３２及び３３のように、出力線路３４に
結合している大型ＭＯＳトランジスタはそのような信頼
性の問題を生じはしないが、出力線路３４にキャパシタ
ンスを加え、それによって、回路の速度を遅くする。

【００１７】従って、バイポーラトランジスタは容量性
負荷の１単位に対してＭＯＳトランジスタよりはるかに
多くの電流を出力線路に供給することができるので、デ
バイス速度を増すためには、バイポーラトランジスタを
使用して回路の出力線路を駆動することが望ましい。回
路の出力端子に供給される電流が多いほど、回路は大き
な容量性負荷をより良く駆動することができる。ＭＯＳ
トランジスタ自体は多量の電流を供給せずに出力線路に
余りに多くのキャパシタンスを与えるので、大きな容量
性負荷をＭＯＳトランジスタによって急速に駆動するの
は実用的ではない。ところが、回路の出力線路でバイポ
ーラトランジスタを使用する場合には、出力線路のバイ
ポーラトランジスタを逆バイアスベース・エミッタ間電
圧ストレスを余りに多く受け取ること又は逆バイアスベ
ース・エミッタ間電圧が現れている時間の量を短縮する
ことから保護するための何らかの種類の方法を採用しな
ければならない。

【００１８】

【発明が解決しようとする課題】信頼性が高く、ファン
インの大きい高速ＢｉＣＭＯＳ回路を提供することが本
発明の目的である。

【００１９】

【課題を解決するための手段】論理回路の速度とファン
イン能力を改善するために、回路の出力線路における容
量性負荷を減少させ、その一方で、出力線路の信頼性と
電流駆動能力を大きく向上させる。これは、出力線路に
現れるＭＯＳトランジスタの寄生キャパシタンスの量を
減少させることによって実行される。基本論理回路に対
する入力ごとに、回路の出力線路には１つのエミッタの
キャパシタンスが寄与されるのみである。これは回路に
高いファンイン能力を与えると共に、速度と、大きな容
量性負荷を駆動する能力とを改善する。逆バイアスベー
ス・エミッタ間電圧ストレスは、回路の信頼性を向上さ
せるために逆バイアスされたバイポーラトランジスタの
ベース電圧を上昇させる回路を設けることにより減少す
る。ダイナミック回路構成のこの論理ゲートのプリチャ
ージは、出力バイポーラトランジスタのベース及び出力
線路から電荷を排出させることによって実行される。バ
イポーラトランジスタのベースは出力線路を介して放電
されない。それは、そのような放電が起こると、バイポ
ーラトランジスタのベースはエミッタに短絡して、その
結果、大きな電力の放出を引き起こし、リセットまでに
長い時間を要するようになると考えられるからである。

【００２０】

【実施例】高速で動作し且つ大きな容量性負荷を駆動す
ることが可能であり、信頼性が高く、ファンインの大き
いＢｉＣＭＯＳ回路を説明する。以下の説明中、本発明
をさらに完全に理解させるために、デバイスの種類、電
圧レベル、回路構成などの特定の詳細な事項を数多く挙
げる。しかしながら、それらの特定の詳細を採用せずに
本発明を実施しうることは当業者には自明であろう。ま
た、場合によっては、本発明を無用にわかりにくくしな
いために、周知の回路設計技法や動作を詳細には説明し
ないことである。

【００２１】本発明の現時点で好ましい実施例を表わす
線図を図３，図４及び図５に示したが、それらの図によ
る例示は本発明を限定しようとするものではない。ここ
で説明する特定の回路は単に本発明の理解を明確にする
のを助け且つ現時点で好ましい装置を形成するために本
発明をいかにして実現すれば良いかについて現時点で好
ましい実施例を例示することを意図しているのにすぎな
い。特許請求の範囲の中で明示したより広い範囲の本発
明の趣旨を速度性能及び信頼性を向上させようとするど
のような種類の回路にも適用可能であることは当業者に
は理解されるであろう。

【００２２】図３は、ＢｉＣＭＯＳダイナミックＮＡＮ
Ｄゲートとして実現された本発明の現時点で好ましい一
実施例を示す。現時点で好ましい実施例では、トランジ
スタ４０，４１，４５及び４６はｐチャネルＭＯＳトラ
ンジスタである。トランジスタ４４，４９及び５０はｎ
ｐｎバイポーラトランジスタであり、残りのトランジス
タはｎチャネルＭＯＳトランジスタである。トランジス
タ４０，４３，４５，４８，５２及び５３のゲートは、
ダイナミック回路をプリチャージするために使用される
線路５７を介してＰＲＣＨノードに結合している。トラ
ンジスタ４１及び４２のゲートは入力ノードＡに結合
し、全く同じようにトランジスタ４６及び４７のゲート
は入力ノードＢに結合している。バイポーラトランジス
タ４４のベースはノードＡのトランジスタ４１及び４２
から構成されるインバータ部分回路の出力端子に結合
し、全く同じようにバイポーラトランジスタ４９のベー
スはノードＢのトランジスタ４６及び４７から構成され
るインバータ部分回路の出力端子に結合している。バイ
ポーラトランジスタ４４のベースはトランジスタ４３の
ドレインにも結合し、全く同じようにバイポーラトラン
ジスタ４９のベースはトランジスタ４８のドレインに結
合しており、トランジスタ４３及び４８のソースはドレ
イン／フィードバック線路５８に結合している。

【００２３】供給電圧Ｖｄｄはトランジスタ４０及び４
１の直列接続と、トランジスタ４５及び４６の直列接続
とによってバイポーラトランジスタ４４及び４９のベー
スノードから隔離されている。トランジスタ４２及び４
７のドレインはトランジスタ４４及び４９のベースにそ
れぞれ結合し、トランジスタ４２及び４７のソースはド
レイン／フィードバック線路５８に結合している。トラ
ンジスタ４４及び４９のコレクタはＶｄｄに結合し、そ
れらのトランジスタのエミッタは出力線路５６に結合し
ており、出力線路５６自体はトランジスタ５０のベース
に結合している。トランジスタ５０のコレクタはＶｄｄ
に結合し、そのエミッタはドレイン／フィードバック線
路５８に結合している。ドレイン／フィードバック線路
５８は並列の弱いトランジスタ５１とトランジスタ５２
によってＶｓｓから隔離されている。トランジスタ５３
は出力線路５６をＶｓｓから隔離する。

【００２４】尚、部分回路ブロック５９は同一の部分回
路ブロックが入力ノードＡに作用するのと同じように入
力ノードＢに作用することに注意すべきである。実際に
は、任意の数の部分回路ブロック５９と同じような部分
回路ブロックをそのようにして並列にプリチャージ線路
５７と、出力線路５６と、ドレイン／フィードバック線
路８５とに接続することができる。ダイナミックＮＡＮ
Ｄゲートに部分回路ブロック入力を追加する場合、単一
のバイポーラトランジスタを出力線路５６に結合するだ
けであるので、この回路はファンインの大きい用途を支
援することができる。また、入力の追加が図３の回路に
直列のＭＯＳトランジスタを追加することにはならな
い。入力Ａに対してはトランジスタ４１、入力Ｂに対し
てはトランジスタ４６というように、対応するバイポー
ラトランジスタのベースをハイに引き上げるために１つ
のトランジスタをスイッチするだけで良いので、この回
路のスイッチング速度が追加の入力によって著しくそこ
なわれることはない。

【００２５】事実、この回路は入力ノードの数が約２５
個から３５個の範囲で高いファンイン能力を実証した。
しかしながら、実例で証明するため、便宜上、図３のダ
イナミックＮＡＮＤゲートは単なる２入力ＮＡＮＤゲー
トであるものと仮定する。ただし、部分回路ブロック５
９と同一の部分回路が１つ追加されるたびに、その回路
内の各トランジスタの動作は図３に示し且つ以下に説明
する各々のトランジスタの動作とほぼ同じであることを
理解すべきである。本発明の別の実施例においては、別
の形態のＮＡＮＤゲートを実現するために、部分回路ブ
ロック、そして、おそらくは図３の回路の全般レイアウ
トを調整しても良い。本発明のさらに別の実施例では、
他の論理機能を実現することにより、特定の回路レイア
ウトを図３に示すレイアウトとは変えても良い。

【００２６】対向するインバータ５４及び５５は、その
入力端子に現れる信号を反転させるように構成された小
型ＭＯＳトランジスタから構成されている。インバータ
５４の入力端子にはトランジスタ５１のゲートが結合
し、出力端子には出力線路５６が結合している。それに
反して、インバータ５５の入力端子には出力線路５６が
結合し、出力端子にはトランジスタ５１のゲートが結合
している。出力線路５６がローである場合、出力線路５
６から入力を得るインバータ５５は小型ＭＯＳトランジ
スタ５１のゲートを駆動してハイにする。同時に、小型
トランジスタ５１のゲートから入力を得るインバータ５
４は出力線路５６をローにする。このように、インバー
タ５４及び５５は協働して、出力線路５６に現れる電圧
を補強すると共にトランジスタ５１の動作を制御する。

【００２７】本発明の現時点で好ましい一実施例では、
入力ノードの論理状態の切替えに対する応答をトリガす
る準備を整えるために、まず、図３のダイナミック回路
をプリチャージする。ＰＲＣＨノードに現れる電圧はハ
イになり、プリチャージ線路５７の電圧を上昇させる。
トランジスタ４０及び４５はｐチャネルトランジスタで
あるので、オフし、それにより、Ｖｄｄ電力の供給を入
力ノードＡ及びＢのインバータ部分回路からそれぞれ遮
断する。トランジスタ４３及び４８はオンして、バイポ
ーラトランジスタ４４及び４９のベースに現れる電荷を
それぞれ排出させる。バイポーラトランジスタ４４及び
４９のベースからの電荷の排出については、以下にさら
に詳細に説明する。トランジスタ５２及び５３はオンし
て、ドレイン／フィードバック線路５８と出力線路５６
に現れる電荷をそれぞれ排出させる。

【００２８】本発明の好ましい一実施例では、先に説明
したようにプリチャージ線路５７の電圧を上昇させるこ
とによって、図３のダイナミック回路からの電荷の排出
が完了した後、入力ノードＡ及びＢの電圧はハイにな
り、ＰＲＣＨノードは接地される。この時点で、回路は
ノードＡ及びＢの入力電圧に応答してＮＡＮＤ機能を実
行するためにトリガ可能な状態になる。プリチャージ線
路５７が接地すると、トランジスタ４０及び４５をオン
して、電圧Ｖｄｄを入力ノードＡ及びＢに結合するイン
バータ部分回路に供給させる。この時点では、入力ノー
ドＡ及びＢはハイであり、プルダウントランジスタ４２
及び４７を開成する一方で、プルアップトランジスタ４
１及び４６をそれぞれ閉成するので、バイポーラトラン
ジスタ４４及び４９のベースの電圧はローである。バイ
ポーラトランジスタ４４及び４９のベースの電荷を排出
させるために回路リセット中に使用されるプリチャージ
用トランジスタ４３及び４７は、このとき、オフ状態で
ある。

【００２９】ｐチャネルトランジスタ４１及び４６と、
バイポーラトランジスタ４４及び４９とはオフ状態であ
るので、供給電圧Ｖｄｄは低電圧の出力線路５６からは
隔離されたままである。出力線路５６が図２のトランジ
スタ３０がオフであるときの出力線路３４のように完全
に浮動しているべきであるならば、供給電圧Ｖｄｄと出
力線路５６との間のトランジスタを介するわずかな電流
の漏れは、時間の経過に伴って、出力線路５６をＶｄｄ
に至るまでゆっくりと浮動させるであろう。これが起こ
るのを防止するためには、トランジスタを介して出力線
路５６へと漏れる少量の電流を出力線路５６から絶えず
排出しなければならない。インバータ５４及び５５はこ
の機能を果たすために設けられているのである。

【００３０】インバータ５４及び５５は協働して、２つ
の機能を実行する。第１に、インバータは出力線路５６
から絶えず電荷を排出し、それにより、リセット後及び
トリガ前に回路が待機状態にある間に出力線路の低電圧
を補強するように構成されている。第２に、インバータ
はトランジスタ５１のゲートに高電圧を与え、それによ
り、ドレイン／フィードバック線路５８を接地させ、そ
の結果、バイポーラトランジスタ４４及び４９を介する
Ｖｄｄの出力線路５６からの隔離を維持するために、ト
ランジスタ４２及び４７を介してバイポーラトランジス
タ４４及び４９のベースに低電圧を与えるように構成さ
れている。

【００３１】インバータ５４及び５５は待機状態の間に
出力線路５６におけるごく少量の漏れ電流を十分に排出
しうる強さを有しているだけで良い。従って、インバー
タ５４及び３５を構成しているトランジスタは単なる小
型で、相対的に弱いトランジスタであれば良い。それら
の弱いトランジスタは最小限の寸法であるために、寄生
キャパシタンスを認めうるほどの量で出力線路５６に寄
与することはない。同様に、トランジスタ５１はバイポ
ーラトランジスタ４４及び４９のベースノードを供給電
圧Ｖｄｄから漏れて来る電荷を排出した状態に保持する
のに十分な強さを有しているだけで良い。従って、トラ
ンジスタ５１も小型の弱いトランジスタであって良い。
そのため、最終的には、この回路の出力線路５６に現れ
る認めうる量の唯一の寄生キャパシタンスは、回路がプ
リチャージモード、すなわち、リセットモードにある間
に出力線路５６から電荷を急速に排出するために相対的
に大型でなければならないＭＯＳトランジスタ５３であ
る。入力Ａ及びＢに関わるバイポーラトランジスタ４４
及び４９によりそれぞれ例示した通り、この回路に入力
が追加されるたびに、出力線路５６には１つのエミッタ
のキャパシタンス（エミッタキャパシタンス）が寄与す
るだけである。それらのバイポーラトランジスタは出力
線路５６の容量性負荷に最小限にしか寄与しないであろ
うが、それらのバイポーラトランジスタの電流駆動能力
は大きな容量性負荷であっても、それを克服するのに十
分に大きい。

【００３２】この待機状態の間は出力線路５６はローの
ままであるので、出力線路５６に結合しているバイポー
ラトランジスタ５０のベースはローのままであり、それ
によって、供給電圧Ｖｄｄをドレイン／フィードバック
線路５８から隔離している。ドレイン／フィードバック
線路５８と出力線路５６から電荷を排出する働きをする
トランジスタ５２及び５３は、プリチャージ中、それぞ
れオフするのであるが、それは、それらのトランジスタ
のゲートが線路５７を介してローのＰＲＣＨノードに結
合している。

【００３３】入力ノードＡがローになるときに図３の回
路はトリガされると仮定する。これにより、トランジス
タ４２をオフし且つトランジスタ４１をオンして、供給
電圧Ｖｄｄをバイポーラトランジスタ４４のベースに到
達させる。バイポーラトランジスタ４４はオンして、出
力線路５６をハイにする。出力端子がトランジスタ５１
のゲートに結合しているインバータ５５はトランジスタ
５１のゲートに低電圧を印加して、そのトランジスタを
オフし、それにより、ドレイン／フィードバック線路５
８をＶｓｓから隔離する。ハイの出力線路５６に結合し
ているバイポーラトランジスタ５０のベースはトランジ
スタ５０をオンし、そこで、トランジスタ５０はドレイ
ン／フィードバック線路５８をハイにする。フィードバ
ック線路５８の高電圧はトランジスタ４７を通過し、そ
れにより、部分回路ブロック５９に対する入力ノードＢ
が依然としてハイであっても、バイポーラトランジスタ
４９のベースをハイにする。

【００３４】ここで起こったことは、バイポーラトラン
ジスタ４４をオンすることにより出力線路をハイにした
ときにも生じる。すなわち、出力線路の電圧の一部は出
力線路５６から構成されるフィードバックループを介し
て帰還してバイポーラトランジスタ５０をオンし、その
結果、ドレイン／フィードバック線路５８を高電圧へプ
ルアップし、その電圧はトランジスタ４７を通過してバ
イポーラトランジスタ４９のベースに至る。その結果、
バイポーラトランジスタ４９のベースの電圧はバイポー
ラトランジスタ４９のエミッタの電圧とほぼ等しくな
る。従って、バイポーラトランジスタ４９のベースが依
然としてローである間に出力線路５６がハイになるとき
に起こったバイポーラトランジスタ４９のベース・エミ
ッタ接合に現れる逆バイアス電圧は著しく減少する。
尚、トランジスタ４９のベース・エミッタ接合の逆バイ
アス電圧を著しく減少させるために、バイポーラトラン
ジスタ４９のベース電圧はトランジスタ４９のエミッタ
電圧に厳密に整合している必要はない。たとえば、この
実施例においては、フィードバックループ内部のバイポ
ーラトランジスタ５０を介する電圧降下のために、バイ
ポーラトランジスタ４９のベースの電圧は実際にはトラ
ンジスタ４９のエミッタの電圧より低くなる。バイポー
ラトランジスタのベース電圧はバイポーラトランジスタ
のエミッタ電圧に近づいているだけで良い。ベース電圧
がそのようなバイポーラトランジスタのエミッタ電圧を
越えると、逆バイアス電圧は排除されると考えて良い。
ところが、ベース電圧を実際にはエミッタ電圧よりごく
わずかに低いレベルまで上昇させると、そのようなトラ
ンジスタのベース・エミッタ接合に現れる逆バイアス電
圧を依然として著しく減少させることができる。

【００３５】本発明の別の実施例においては、バイポー
ラトランジスタのベースの電圧を上昇させるフィードバ
ックループ回路は、ＭＯＳトランジスタの１つ又は複数
のゲートを制御して、エミッタが出力線路に結合してい
るバイポーラトランジスタのベースへの供給電圧を制御
することを含んでいても良い。本発明の他の実施例で
は、ベースがローである間にハイになる線路にエミッタ
が結合しているバイポーラトランジスタのベースは、エ
ミッタがハイにされる前にハイにされても良く、その場
合、フィードバックループを実際にはフィードアヘッド
ループと考えても良い。本発明のさらに別の実施例にお
いては、ベースが依然としてローである間にエミッタが
ハイにされるバイポーラトランジスタのベースを、ベー
ス・エミッタ接合の逆バイアスストレスの有害な影響が
著しく減少するように十分に高い任意のレベルに上げて
も良いが、ベースが論理状態を切替えたと考えられるほ
どには高くする必要はない。

【００３６】トリガ後、図３の回路を再びリセットしな
ければならない。これを実行するために、ＰＲＣＨノー
ドはハイになり、入力ノードＡ及びＢのインバータ部分
回路に対するトランジスタ４０及び４５を介する供給電
圧Ｖｄｄを遮断する。トランジスタ５２及び５３はオン
して、ドレイン／フィードバック線路５８及び出力線路
５６にある電荷をそれぞれ排出させる。トランジスタ４
３及び４８はオンして、トランジスタ４４及び４９のベ
ースにある電荷をそれぞれドレイン／フィードバック線
路５８へ排出すると共に、トランジスタ５１を介してＶ
ｓｓへ排出する働きをする。バイポーラトランジスタ４
４及び４９のベース電荷を出力線路５６へそれぞれ排出
すると共に、トランジスタ５３を介してＶｓｓへ排出す
るために、ＭＯＳトランジスタ４３及び４８のソースを
出力線路５６に直接に接続しても良いことに注意すべき
である。しかしながら、そのような接続は出力線路５６
に容量性負荷を与え、それによって回路の速度を遅くす
るであろう。このような方式は他にも重大な欠点を有
し、それらを克服することになる。

【００３７】実例をもって説明するために、図３に示す
ようにバイポーラトランジスタ５０のベース・エミッタ
接合によりバイポーラトランジスタ４４のエミッタから
隔離されているトランジスタ４３のソースを考えてみ
る。閾値電圧は、それを越えるとＭＯＳトランジスタが
「オン」になると考えられる電圧であり、ＭＯＳトラン
ジスタのゲート・ソース間電圧Ｖｇｓによって定義され
る。トランジスタ４３のドレインにどのような電圧があ
っても、トランジスタ４３のソースに到達する前に、ト
ランジスタ４４のベース・エミッタ接合で電圧降下Ｖｂ
ｅを受け、トランジスタ５０のベース・エミッタ接合で
もさらに電圧降下Ｖｂｅを受ける。回路のトリガ後にト
ランジスタ４４のベースがほぼＶｄｄまで完全に充電し
たならば、当初、リセット時にトランジスタ４４のゲー
ト電圧は約Ｖｄｄであり、一方、トランジスタ４３のソ
ース電圧はほぼＶｄｄからトランジスタ４４Ｖｂｅと、
トランジスタ５０のＶｂｅとを減じた値である。それら
の電圧降下は、Ｖｇｓがリセット時にトランジスタ４４
のベースにＶｄｄが現れるたびに常に直ちに閾値電圧に
達するような十分な大きさとなるように保証する。

【００３８】その代わりにトランジスタ４３のソースを
出力線路５６に直接に接続した場合には、トランジスタ
４４のベース・エミッタ接合の１回の電圧降下Ｖｂｅの
みで、トランジスタ４３のソースはトランジスタ４３の
ドレインから分離されてしまうであろう。実際には、こ
れにより、トランジスタ４３がオンされたときにトラン
ジスタ４４のベース・エミッタ接合４４は短絡するであ
ろう。トランジスタ４４のベース・エミッタ接合のこの
１回の電圧降下Ｖｂｅがトランジスタ４３の閾値電圧Ｖ
ｇｓ以下であれば、リセット時に、トランジスタ４４の
ベースに電圧Ｖｄｄが現れた場合、トランジスタ４３は
それを排出できない。そのような条件の下では、バイポ
ーラトランジスタ４４のベースの電荷が排出されるま
で、トランジスタ４４はオンのままである。これによ
り、大きな電流が出力線路５６へ送り出されると共に、
トランジスタ５３を介してＶｓｓへ送り出される。この
ように大きな電力が消費される他にも、その後に回路を
プリチャージするのに要する時間の量は許容しえないほ
ど長くなるであろう。図３のＮＡＮＤゲートに対する複
数の入力ノードがローになり、それによって、いくつか
のバイポーラ出力トランジスタの各々のベースに供給電
圧Ｖｄｄを印加する場合には、その影響はより一層大き
くなる。

【００３９】図４は、ＢｉＣＭＯＳダイナミックＯＲゲ
ートとして実現された本発明の別の実施例を示す。現時
点で好ましい実施例では、トランジスタ７１及び７５は
ｐチャネルＭＯＳトランジスタであり、トランジスタ７
３，７７及び７８はｎｐｎバイポーラトランジスタであ
り、残るトランジスタはｎチャネルＭＯＳトランジスタ
である。７０と７４はＮＡＮＤゲートを表わし、８１，
８２及び８３はインバータを表わす。トランジスタ８８
及び７９のゲートはインバータ８３の出力端子の出力端
子に結合し、一方、インバータ８３に対する入力はＰＲ
ＣＨノードである。ＮＡＮＤゲート７０及び７４の一方
の入力端子は入力ノードＡと、入力ノードＢとにそれぞ
れ結合し、他方の入力端子はＰＲＣＨノードに結合して
いる。トランジスタ７１及び７２のゲートはＮＡＮＤゲ
ート７０の出力端子に結合し、それと全く同様に、トラ
ンジスタ７５及び７６のゲートはＮＡＮＤゲート７４の
出力端子に結合している。トランジスタ７１及び７２は
Ｖｄｄと出力線路８６との間に直列に接続し、同様に、
トランジスタ７５及び７６はＶｄｄと出力線路８６との
間に直列に接続している。バイポーラトランジスタ７３
のベースはトランジスタ７２のドレインに結合し、同様
に、バイポーラトランジスタ７７のベースはトランジス
タ７６のドレインに結合しており、トランジスタ７２及
び７６のソースはドレイン／フィードバック線路８５に
結合している。

【００４０】トランジスタ７３及び７７のコレクタはＶ
ｄｄに結合し、それらのトランジスタのエミッタは出力
線路８６に結合し、その出力線路８６自体はトランジス
タ７８のベースに結合している。トランジスタ７８のコ
レクタはＶｄｄに結合し、エミッタはドレイン／フィー
ドバック線路８５に結合している。ドレイン／フィード
バック線路８５は並列の弱いトランジスタ８０とトラン
ジスタ７９によってＶｓｓから分離されている。トラン
ジスタ８８は出力線路５６をＶｓｓから分離する。

【００４１】尚、入力ノードＡに全く同一の部分回路ブ
ロックが作用するのと同様に部分回路ブロック８７は入
力ノードＢに作用する。実際には、そのような方式によ
り、部分回路ブロック８７と同じ任意の数の部分回路ブ
ロックをプリチャージ線路８４と、出力線路８６と、ド
レイン／フィードバック線路８５とに並列に接続しても
良い。ダイナミックＯＲゲートに部分回路ブロック入力
が加わるたびに１つのバイポーラトランジスタが出力線
路８６に結合されるだけであるので、この回路はファン
インの大きい用途を支援することができる。また、入力
が追加されても、図４の回路に直列のＭＯＳトランジス
タが追加されることにはならないので、この点に関し
て、入力の追加によってこの回路のスイッチング速度は
大きくはそこなわれない。

【００４２】実例によって説明するために、便宜上、図
４のダイナミックＯＲゲートは単なる２入力ＯＲゲート
であるものと仮定する。ただし、部分回路ブロック８７
と同一の部分回路ブロックが追加されるたびに、そのブ
ロックの中の各トランジスタの動作は図４に示し且つ以
下に説明する各々のトランジスタとほぼ同じになるとい
うことを認識すべきである。本発明の別の実施例では、
別の形態のＯＲゲートを実現するために、部分回路ブロ
ックと、おそらくは図４の回路のレイアウト全般を調整
しても良い。本発明のさらに別の実施例においては、別
の論理機能を実現して、それにより、特定の回路レイア
ウトを図４に示すレイアウトから変更しても良い。

【００４３】対向するインバータ８１及び８２は、その
入力端子に現れる信号を反転させるように構成された小
型ＭＯＳトランジスタから構成されている。インバータ
８１の入力端子にトランジスタ８０のゲートが結合し、
出力端子には出力線路８６が結合している。これに対
し、インバータ８２の入力端子には出力線路８６が結合
し、出力端子にはトランジスタ８０のゲートが結合して
いる。出力線路８６がローである場合、その出力線路８
６から入力を得るインバータ８２は小型ＭＯＳトランジ
スタ８０のゲートをハイに駆動する。同時に、小型トラ
ンジスタ８０のゲートから入力を得るインバータ８１は
出力線路８６をローにする。このように、インバータ８
１及び８２は協働して、出力線路８６に現れる電圧を補
強すると共に、トランジスタ８０の動作を制御する。

【００４４】図４の回路おは、ＰＲＣＨノードに低電圧
を印加して、プリチャージ線路８４をＮＡＮＤゲート７
０及び７４にそれぞれ結合される入力と共にローにさせ
ることによってプリチャージされる。インバータ８３
は、インバータ８３の出力端子に結合しているトランジ
スタ７９及び８８のゲートに高電圧を出現させる。これ
により、ドレイン／フィードバック線路８５及び出力線
路８６から電荷を排出させる。トランジスタ７２及び７
６はオンして、バイポーラトランジスタ７３及び７７の
ベースから電荷をそれぞれ排出させる。尚、トランジス
タ７２及び７６はトランジスタ７３及び７７のベース・
エミッタ接合を短絡しないので、起こりうる電力サージ
を防止し且つ先に説明したようにリセット時間を改善す
る。全ての電荷を排出した後、ＮＡＮＤゲート７０及び
７４に対する入力ノードＡ及びＢはそれぞれローにな
り、一方、ＰＲＣＨノードはハイである。

【００４５】インバータ８１及び８２は出力線路８６に
対して、先に説明したように図３のインバータ５４及び
５５が出力線路５６に対して実行するのと同じ機能を実
行する。図４の回路において、トランジスタ８０は先に
説明したように図３の回路に対してトランジスタ５１が
実行するのと同じ機能を実行する。入力Ｂがハイになる
と仮定すると、それに対応するバイポーラトランジスタ
７７はオンし、それにより、出力線路８６をハイに駆動
する。これによって、バイポーラトランジスタ７８はオ
ンして、ドレイン／フィードバック線路８５をプルアッ
プする。線路８５の高電圧はトランジスタ７２を介して
トランジスタ７３のベースへ帰還されて、トランジスタ
７３のベース電圧を上昇させ、それにより、バイポーラ
トランジスタ７３のベース・エミッタ接合に現れる逆バ
イアス電圧を著しく減少させる。尚、この回路では、図
４の部分回路ブロック８７を何度も複製し、基本回路構
造に接続しても良い。その場合でも出力線路８６にはエ
ミッタキャパシタンスが寄与するだけである。出力線路
８６に現れる大型ＭＯＳトランジスタの数は最小限の１
つ、すなわち、トランジスタ８８のみとなっているの
で、このＯＲゲートの速度能力、ファンイン能力及び電
流駆動能力は大幅に改善されている。

【００４６】本発明の好ましい一実施例では、ここで説
明する種類の回路をコンピュータシステムと組合わせて
プロセッサにおいて使用しても良い。図５を参照する
と、本発明の好ましい一実施例を実現できるコンピュー
タシステムが１００として示されている。コンピュータ
システム１００は情報を通信するためのバス又は他の通
信手段１０１と、バス１０１と結合して情報を処理する
処理手段１０９とを含む。システム１００はランダムア
クセスメモリ（ＲＡＭ）又は他の動的記憶装置１０４
（主メモリという）をさらに含み、この主メモリはバス
１０１に結合して、プロセッサ１０９によって実行すべ
き情報と命令を記憶する。プロセッサ１０９による命令
の実行中に一時変数又は他の中間情報を記憶するために
主メモリ１０４を使用しても良い。コンピュータシステ
ム１００は、バス１０１に結合してプロセッサ１０９に
関わる静的情報と命令を記憶する読取り専用メモリ（Ｒ
ＯＭ）及び／又は他の静的記憶装置１０６をさらに含
む。データ記憶装置１０７はバス１０１に結合して、情
報と命令を記憶する。

【００４７】磁気ディスク又は光ディスクなどのデータ
記憶装置１０７と、それに対応するディスクドライブと
をコンピュータシステム１００に結合することができ
る。コンピュータのユーザーに対して情報を表示するた
めに、コンピュータシステム１００をバス１０１を介し
て陰極線管（ＣＲＴ）などの表示装置１２１に結合する
ことも可能である。選択した情報と指令をプロセッサ１
０９に通信するために、典型的には、英数字キー及び他
のキーを含む英数字入力装置１２２をバス１０１に結合
する。方向情報と指令選択をプロセッサ１０９に通信す
ると共に、表示装置１２１におけるカーソルの動きを制
御するために、別の種類のユーザー入力装置はマウス、
トラックボール又はカーソル誘導キーなどのカーソル制
御装置１２３である。この入力装置は、典型的には、装
置に１つの平面で位置を指定させる２つの軸、すなわ
ち、第１の軸（たとえば、ｘ）と第２の軸（たとえば、
ｙ）に沿った２段階の自由度を有する。

【００４８】バス１０１に結合しうる別の装置は、命
令、データ又は他の情報を紙、フィルム又はそれに類似
する種類の媒体などの媒体にプリントするために使用で
きるハードコピー装置１２４である。加えて、情報を記
録するためのマイクロホン又はカメラに結合するオーデ
ィオディジタイザ又はビデオディジタイザなどの録音又
は録画及び／又は再生用装置１２５にコンピュータシス
テム１００を結合することができる。さらに、装置は、
デジタル化した音声を再生するデジタル／アナログ（Ｄ
／Ａ）変換器に結合するスピーカを含んでいても良い。
最後に、コンピュータシステム１００はコンピュータネ
ットワーク（たとえば、ＬＡＮ）における端末装置であ
っても良い。

【００４９】本発明の好ましい実施例では、プローブタ
グが記憶されているタグとは異なるか否かを判定するた
めに、ここで説明する種類の回路をキャッシュメモリと
組合わせてプロセッサにおいて使用しても良い。また、
データ経路中の零検出回路又は一致検出回路にも適用可
能である。最後に、何らかの論理機能を実行するための
どのような用途にも適用できるであろう。以上、大きな
ファンイン能力、大きな容量性負荷を駆動する能力、改
善された速度性能及び向上した信頼性という特性を示す
ＢｉＣＭＯＳ回路を説明した。ダイナミックＮＡＮＤゲ
ート及びダイナミックＯＲゲートへの適用に関して、そ
のような回路の特定の実現形態を説明した。

【図面の簡単な説明】

【図１】 従来のＮＡＮＤゲート回路の１例を示す図。

【図２】 従来のダイナミックＯＲ回路の１例を示す
図。

【図３】 本発明に従ったダイナミックＢｉＣＭＯＳ
ＮＡＮＤゲートの第１の実施例を示す図。

【図４】 本発明に従った第２の実施例を示す図。

【図５】 コンピュータシステムにおける本発明の一実
施例の実現形態を示す図。

【符号の説明】

４０，４１，４５，４６…ｐチャネルＭＯＳトランジス
タ、４２，４３，４７，４８，５１，５２，５３…ｎチ
ャネルＭＯＳトランジスタ、４４，４９，５０…ｎｐｎ
バイポーラトランジスタ、５４，５５…インバータ、５
６…出力線路、５７…プリチャージ線路、５８…ドレイ
ン／フィードバック線路、５９…部分回路ブロック。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローレンス・ティ・クラーク アメリカ合衆国 97006 オレゴン州・ ビーバートン・ノースウエスト 173ア ールディ アヴェニュ・ナンバー1803・ 1935 (56)参考文献 特開 平４−43713（ＪＰ，Ａ) 特開 平６−188719（ＪＰ，Ａ) 特開 平１−129451（ＪＰ，Ａ) 特開 平１−226215（ＪＰ，Ａ) 特開 昭64−81414（ＪＰ，Ａ) 米国特許5300829（ＵＳ，Ａ) 米国特許4866304（ＵＳ，Ａ) 米国特許4950925（ＵＳ，Ａ) 米国特許5047669（ＵＳ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 各ベース端子に入力信号が供給される複
   数のバイポーラトランジスタ（４４，４９）と、 該複数のバイポーラトランジスタ（４４，４９）のエミ
   ッタ端子に接続される出力線路（５６）と、 回路のプリチャージ時に、前記出力線路（５６）に蓄積
   された電荷を放電させるＭＯＳトランジスタ（５３）
   と、 同じく回路のプリチャージ時に、前記各バイポーラトラ
   ンジスタのベースに蓄積された電荷を放電させるＭＯＳ
   トランジスタ（４３，４８）と、 回路のトリガ状態時において、出力線路（５６）が高電
   位となった場合に、前記複数のバイポーラトランジスタ
   のうちの、ベース電位が低電位状態にあるトランジスタ
   に対し、そのベース電位を強制的に上昇させることによ
   って、該トランジスタのベース−エミッタ間に発生する
   逆バイアス電圧を低減する保護回路と、 からなるＢｉＣＭＯＳ論理回路。
2. 【請求項２】 情報の記憶のための主メモリ手段と； 前記情報の操作のためのプロセッサ手段と； 前記情報を前記主メモリ手段と前記プロセッサ手段との
   間で転送するバス手段とを具備し； 前記プロセッサ手段は、 各ベース端子に入力信号が供給される複数のバイポーラ
   トランジスタ（４４，４９）と、 該複数のバイポーラトランジスタ（４４，４９）のエミ
   ッタ端子に接続される出力線路（５６）と、 回路のプリチャージ時に、前記出力線路（５６）に蓄積
   された電荷を放電させるＭＯＳトランジスタ（５３）
   と、 同じく回路のプリチャージ時に、前記各バイポーラトラ
   ンジスタのベースに蓄積された電荷を放電させるＭＯＳ
   トランジスタ（４３，４８）と、 回路のトリガ状態時において、出力線路（５６）が高電
   位となった場合に、前記複数のバイポーラトランジスタ
   のうちの、ベース電位が低電位状態にあるトランジスタ
   に対し、そのベース電位を強制的に上昇させることによ
   って、該トランジスタのベース−エミッタ間に発生する
   逆バイアス電圧を低減する保護回路と、 をさらに含むコンピュータシステム。
3. 【請求項３】 各ベース端子に入力信号が供給される複
   数のバイポーラトランジスタ（４４，４９）と、該複数
   のバイポーラトランジスタ（４４，４９）のエミッタ端
   子に接続される出力線路（５６）とを有した、複数の入
   力端子を有するＢｉＣＭＯＳ論理回路の信頼性を改善す
   る方法において、 回路のプリチャージ時に、ＭＯＳトランジスタ（５３）
   により前記出力線路（５６）に蓄積された電荷を放電さ
   せ、 同じく回路のプリチャージ時に、ＭＯＳトランジスタ
   （４３，４８）により前記各バイポーラトランジスタの
   ベースに蓄積された電荷を放電させ、 回路のトリガ状態時において、出力線路（５６）が高電
   位となった場合に、前記複数のバイポーラトランジスタ
   のうちの、ベース電位が低電位状態にあるトランジスタ
   に対し、そのベース電位を強制的に上昇させることによ
   って、該トランジスタのベース−エミッタ間に発生する
   逆バイアス電圧を低減する方法。