JPH04196316A

JPH04196316A - 薄膜形成方法、半導体装置の製造方法及び薄膜形成装置

Info

Publication number: JPH04196316A
Application number: JP32316990A
Authority: JP
Inventors: Akira Sato; 明佐藤; Masayoshi Saito; 斉藤　政良
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1990-11-28
Filing date: 1990-11-28
Publication date: 1992-07-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、化学気相成長（以下、ＣＶＤと略す）法とス
パッタリング法を組み合わせることにより薄膜を形成す
る方法、及び半導体装置を製造する方法、並びにこれら
の方法を行なうための薄膜形成装置に関する。

〔従来の技術〕

従来、半導体装置の製造等に際し、ＣＶＤ法によりタン
グステン（Ｗ）、アルミニウム（Ａｆｆ）等の配線金属
膜を形成することが行なわれていた。

ＣＶＤ法で薄膜を形成する方法は、例えば、特開昭６２
−２１９９４５号に記載の方法が行なわれていた。

この方法は、配線金属膜としてタングステン（Ｗ）。

モリブデン（ＭＯ）、或いはこれらの珪化物に限られて
おり、しかも、上記配線金属膜の下敷きとして純金属、
及び珪化物、或いは窒化物の形成が必要である。更に、
下地配線金属膜の材質に制限がある。

また、特開昭６１−２４５５２３号に記載のように、バ
リアメタル膜上にＣＶＤ法による純ＡＱ膜を形成し、そ
の上にシリコン、或いはタングステンを含むアルミニウ
ム合金をＣＶＤ法により形成する方法がある。このＣＶ
Ｄ法によるアルミニウム合金膜の形成方法は、トリイソ
ブチルアルミニウム（ＴＩＢＡ）とシラン系ガス、或い
はフッ化タングステンとの反応によって成長させるため
、成長温度の制御が極めて困難である。更に、反応を利
用した合金膜形成のため、アルミニウム膜中に含まれる
シリコン、或いはタングステンの組成比を制御すること
が極めて困難である。

さらに、特開昭６２−２１９９２１号、特開昭６３−７
０４５５号に記載のように、配線金属膜としてアルミニ
ウムーシリコン合金膜を用いた場合、コンタクトホール
底部にシリコン粒が選択的に析出し、コンタクト抵抗が
増大するのを防ぐためにバリアメタルが用いられていた
。

〔発明が解決しようとする課題〕

上記の従来のＣＶＤ技術は合金膜を形成できるまでには
到っておらず、純金属膜の形成のみである。このため、
ＬＳＩの配線にＣＶＤ法による純金属膜を用いると、耐
エレクトロマイグレーション特性、耐ストレスマイグレ
ーション特性等の配線の信頼性が劣化するという問題が
あった。

本発明の目的は、試料の急峻な段差部においても優れた
被覆形状を有し、且つ、合金膜を形成することによって
、配線層間のスルーホール抵抗の低減、及び耐エレクト
ロマイグレーション特性。

耐ストレスマイグレーション特性等の配線の信頼性を向
上する薄膜形成方法、半導体装置の製造方法、及びこれ
らの方法を行なうための薄膜形成装置を提供することに
ある。

〔課題を解決するための手段〕

上記目的は、（１）化学気相成長法（ＣＶＤ法）を用い
た薄膜形成方法において、同一真空室内でＣＶＤ法によ
る薄膜形成とスパッタリング法による添加物ドーピング
を同時に、或いは交互に行なうことを特徴とする薄膜形
成方法、（２）同一真空室内でプラズマを用いないＣＶ
Ｄ法による薄膜形成とスパッタリング法による添加物ド
ーピングを同時に、或いは交互に行なう方法として、ス
バツタリングを行なう側のみプラズマ放電させることを
特徴とする薄膜形成方法、（３）同一真空室内でプラズ
マを用いたＣＶＤ法（プラズマＣＶＤ法）による薄膜形
成とスパッタリング法による添加物ドーピングを同時に
或いは交互に行なう方法として、プラズマＣＶＤを行な
う側、及びスパッタリングを行なう側を各々独自にプラ
ズマ放電させることを特徴とする薄膜形成方法、（４）
スパッタリングを行なう側のみプラズマ放電させる、或
いは、プラズマＣＶＤを行なう側とスパッタリングを行
なう側を各々独自にプラズマ放電させるために、各々の
プラズマ放電で形成されるイオンシースよりも間隔の狭
い網目状の仕切板を真空室内に設置することを特徴とす
る薄膜形成装置、（５）化学気相成長法（ＣＶＤ法）を
用いた薄膜形成方法において、同一真空室内でＣＶＤ法
による薄膜形成とスパッタリング法による添加物ドーピ
ングを同時に、或いは交互に行なう際、成膜中の添加物
の種類、及び濃度を任意に変更できることを特徴とする
薄膜形成方法、（６）化学気相成長法（ＣＶＤ法）を用
いた薄膜形成方法において、同一真空室内でＣＶＤ法に
よる薄膜形成とスパッタリング法による添加物ドーピン
グを同時に、或いは交互に行なうことにより、形成され
た薄膜中の添加物濃度が、試料の段差によって変化する
ことを特徴とする薄膜形成方法、（７）化学気相成長法
（ＣＶＤ法）を用いて薄膜を形成する工程を有する半導
体装置の製造方法において、同一真空室内でＣＶＤ法に
よる薄膜形成とスパッタリング法による添加物ドーピン
グを同時に、或いは交互に行なうことにより、添加物を
含む薄膜を形成することを特徴とする半導体装置の製造
方法、（８）化学気相成長法（ＣＶＤ法）を用いて形成
する金属が、アルミニウム、銅、チタン、タングステン
。

モリブデン、金のいずれかであり、スパッタリング法に
よる添加物ドーピング種が、銅、シリコン。

パラジウム、チタン、ゲルマニウムのいずれかである特
許請求の範囲第７項記載の半導体装置の製造方法によっ
て達成される。

上記第４項記載の薄膜形成装置において、スパッタリン
グを行なう側とＣＶＤを行なう側は、それぞれ別個の真
空室に分かれていても良いし、−個の真空室をメツシュ
状の仕切板で分けてそれぞれの部として用いても良い。

それぞれの側でプラズマの影響を及ぼし合わない、且つ
、スパッタ粒子が試料に到達できる装置構造であれば良
い。

本発明におけるＣＶＤ法は、反応性ガスとしてＷＦ、、
Ｍｏ　Ｆ、、Ａ　Ｑ（ＣＨ，）３．Ｔｉ　ＣＨ４等を用
いることにより、Ｗ、Ｍｏ、ＡＱ、Ｔｉ等の金属膜を形
成することができる。また、同一真空室内でスパッタリ
ング法により、Ｓｉ、Ｃｕ、Ｔｉ＋Ａｕ、Ｐｄ等の添加
物を任意に混入させることにより、上記金属膜を合金膜
とすることができる。

ＣＶＤ法の膜形成温度は２００〜１０００℃程度である
が、好ましい膜形成温度は反応性ガスとキャリアガスと
の組み合わせによって異なるが、例えば、ＷＦ、：Ｓｉ
Ｈ４では２５０〜６５０℃程度、Ｍ　ｏ　Ｆ、　：　Ｈ
２では２００〜５００℃程度である。

膜形成圧力は、０．１〜１００Ｐａ程度で行なうことが
できるが、反応性ガスとキャリアガスの組み合わせ、及
び添加物を混入させる時のスパッタリング条件によって
異なる。

また、スパッタリングによる添加物ドーピングのターゲ
ット電力は、金属膜中に混入させる添加物濃度によって
異なるが、好ましくは０．５〜５Ｗ／ｄ程度である。薄
膜中の添加物濃度は、ターゲット電力の他、ターゲット
上に設置したシャッター板の開閉制御により調整できる
ようにした。

〔作用〕

ＣＶＤ法を用いた薄膜形成とスパッタリング法による添
加物の混入を同時に行なうことにより、急峻な下地段差
部においても優れた膜被覆形状が得られ、且つ、薄膜の
合金化が可能である。

第１図は本発明の薄膜形成過程の断面模式図である。第
１図（ａ）に示すように、８１基板１０１に絶縁膜１０
２を形成し、所望のホールを形成した試料を用いる。尚
、このときのホールのアスペクト比はｂ　／　ａである
。

上記試料への薄膜形成初期過程を第１図（ｂ）に示す。

第１図（５ｂ）に示すように、ＣＶＤ法によって形成さ
れるＣＶＤ１１１１０３表面に、スパッタリングによる
スパッタ粒子１０５が飛来し、ＣＶＤ膜１０３中に混入
する。この混入したスパッタ粒子１０５が添加物１０４
となる。このときＣＶＤ膜１０３は、はぼコンフォーマ
ルな膜被覆形状となるが、添加物１０４濃度は下地段差
によって異なり、試料の平坦部に比べてホール内部が低
くなる。これは、スパッタ粒子１０５の飛来確率が試料
の平坦部に比べてホール内部が低くなることに起因した
ものである。このスパッタ粒子１０５のホール内部への
飛来確率は、ホールのアスペクト比ｂ　／　ａに依存し
、アスペクト比ｂ　／　ａが大きくなるに従い飛来確率
は低下する。薄膜形成初期が終了した段階でのホールの
実質アスペクト比はｄ／Ｃとなり、ｂ　／　ａ　＜　ｄ
　／　ｃとなることから、スパッタ粒子１０５のホール
への飛来確率は更に低下する。

つぎに、薄膜形成中期過程を第１図（Ｃ）に示す。

第１図（ｃ）に示すように、ＣＶＤ膜１０３はほぼコン
フォーマルな膜被覆形状となるが、スパッタ粒子１０５
のホール内部への飛来が極端に低下し、ホール中央部の
添加物１０４濃度が更に低下する。

尚、薄膜形成中期が終了した段階でのホールの実質アス
ペクト比はｆ　／　ｅとなり、ｄ　／　ｃ　＜　ｆ　／
　ｅとなる。

さらに本発明による薄膜形成を続けると、第１図（ｄ）
に示すように、ホールをＣＶＤ膜１０３で埋め込み、平
坦化ができる。尚、このときの添加物１０４濃度は、高
い順に、’（１）試料平坦部。

（２）ホール側壁部、（３）ホール中央部である。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第２図は本発明の薄膜形成装置の一実施例の模式図であ
る。第２図（ａ）に示すように、真空室１００内に放電
仕切板１１５を設置することにより真空室１００を分離
する。分離された真空室１００の片側に試料１０７と試
料ステージ１０６を設置し、試料ステージ１０６には高
周波電源１１３による高周波電力と直流電源１１４によ
る直流電力を印加できるようにした。尚、こちらの側で
ＣＶＤ法による薄膜形成を行なう。

もう一方の側にはターゲット１０８，１０９゜１１０を
設置し、高周波電源１１１による高周波電力、及び直流
電源１１２による直流電力を印加できるようにした。尚
、こちらの側でターゲットに電力を印加することによっ
てプラズマ１１６が発生し、スパッタリングが行なわれ
る。これにより、ターゲットからターゲット粒子が飛び
出し、ターゲット粒子は放電仕切板１１５を通過して試
料１１７へ添加物としてドーピングされる。

放電仕切板１１５は金属性のメツシュ状のものを用い、
メツシュの間隔はプラズマ１１６が漏れないように約５
ｍｍとした。

さらに、第２図（ｂ）に示すように、ターゲット１１７
．１１８，１１９に各々高周波電源１２０゜１２２．１
２４、及び直流電源１２１，１２３゜１２５を設置する
ことにより、ターゲットそれぞれに高周波電力と直流電
力を印加させることもできる９本実施例では、第２図（
ｂ）の構造を採用した。

第３図（ａ）、（ｂ）及び第４図（ａ）、（ｂ）は第２
図に示した薄膜形成装置のターゲット部の構造図である
。第３図（ａ）、、（ｂ）に示すように、ターゲット１
２６には高周波電源１２８による高周波電力と直流電源
１２９による直流電力を印加できるようにした。さらに
、ターゲット１２６表面上にはシャッター板１２７を設
置し、ターゲットから飛び呂すターゲット粒子の飛来数
を制御できるようにした。これは、ターゲット電力だけ
でターゲット粒子の飛来数を制御できない時に用いるも
ので、特にターゲット粒子の飛来数を極微量に抑える時
に必要なものである。尚、ターゲット１２６とシャッタ
ー板１２７は電気的に絶縁させる。シャッター板の構造
は他にもあり、例えば、４図（ａ）、（ｂ）に示すよう
に、ターゲット１２６表面上に翼状のシャッター板１３
０を用い、ターゲット１２６表面全域から極微量のター
ゲット粒子を飛来させることもできる。

本発明の薄膜形成装置の問題点は、ＣＶＤ膜形成のため
の反応性ガスがスパッタリング側のプラズマ１１６中に
入り込み、このプラズマ１１６の影響で反応性ガスが反
応し、イオン、ラジカル、或いは粒子の状態となって試
料１０７上に堆積することである。このイオン、ラジカ
ル、或いは粒子が試料１０７上に堆積すると、ＣＶＤ膜
の被覆形状の劣化、及び膜質劣化の原因となる。これを
防ぐために以下の方法がある。

（１）ＣＶＤ膜形成のための反応性ガスをパルス的に試
料１０７表面近傍に送入し、反応性ガスがＣＶＤ膜形成
のみに消費されるようにする。

（２）放電仕切板１１５を第４図に示すシャッター板１
３０と同様に賀状の構造とする。放電仕切板１１５の翼
の開閉状態を変化させても真空室１００の圧力を一定に
しておく限り、プラズマ１１６中への反応性ガスの流入
絶対量は変化しない。ここで、ターゲット１２６への印
加電力を高くする、或いはシャッター板１３０を極力開
けた状態とすることにより、スパッタリング側でのスパ
ッタ粒子１０５の絶対量を増加させる。これにより、ス
パッタリング側でのスパッタ粒子１０５量に対するイオ
ン、ラジカル、或いは粒子の相対量は減少する。このス
パッタ粒子１０５の増加分を放電仕切板１１５を閉じた
状態とすることにより削除し、試料１０７へ飛来するス
パッタ粒子１０５数を一定量に調整する。これにより、
放電仕切板１１５を通過するイオン、ラジカル、或いは
粒子の絶対数を減少させることができ、ＣＶＤ膜への悪
影響を軽減させることが可能である。

本発明による薄膜形成は上記（２）を選択した。

つぎに本発明により、薄膜を形成した実施例を示す。第
５図（ａ）〜（Ｃ）及び第６図（ａ）、（ｂ）は、その
薄膜形成過程を示す断面図である。ＣＶＤ法によるＳｉ
基板１４２上への薄膜形成とスパッタリング法による添
加物ドーピングを同時に行なった場合、第５図に示すよ
うに薄膜形成初期（第５図（ａ））から薄膜形成終期（
第５図（Ｃ））までＣＶＤ膜１４３中に均一にスパッタ
添加物１４４を混入することができる。

また、ＣＶＤ法によるＳｉ基板１４５上への薄膜形成と
スパッタリング法による添加物ドーピングを交互に行な
った場合、第６図（ａ）に示すように、ＣＶＤ膜１４６
中にスパッタ添加物１４７が行をなして形成される。こ
の積層化された薄膜に熱処理を加えると、第６図（ｂ）
）に示すように、スパッタ添加物１４７はＣＶＤ膜１４
６中で熱拡散し、はぼ均一に分散する。

つぎに本発明により、半導体装置を製造した実施例を示
す。第７図は、その製造工程を示す素子断面図である。

Ｎ−８ｉ基板１４８表面を酸化してＳｉ０２層１４９を
形成し、このＳｉＯ□層１４９をホトレジストのマスク
を用いてエツチングして所望のパターンとし、このパタ
ーンをマスクに不純物ドーピング、不純物拡散を行ない
Ｐウェル層１５０を形成する（第７図（ａ））。

Ｓ　ｉ　０２層１４９を削除し、安定化のため基板表面
に酸化膜１５１を形成し、ついでＳｉ、Ｎ４膜１５２を
形成後ホトレジストパターン１５３によりエツチングを
行ない、所望のパターンとし、さらにこの上にホトレジ
ストパターン１５４を形成する。（第７図（ｂ））。

これらのパターンをマスクとして不純物ドーピングによ
りＰ層１５５を形成し、ホトレジストパターン１５３，
１５４を除去後、フィールド酸化を行ない、Ｓｉ３Ｎ４
膜１５２を除去し、ゲート酸化を行なう（第７図（Ｃ）
）。厚さ０．３ｕｍ　の多結晶Ｓｉ膜１５６を形成し、
ホトレジストのマスクを用いて所望のパターンにエツチ
ングする（第７図（ｄ））。

つぎに＃ＩＡ縁膜１５８を形成し、ホトレジストのマス
クにより所望のパターンとし、この絶縁膜１５８や多結
晶Ｓｉ膜１５６等をマスクに不純物ドーピングと拡散を
行ないＰ＋層１５７を形成する（第７図（ｅ））。上記
絶縁膜１５８を除き、上記と同様の方法でＰ＋層１５７
を覆うように絶縁膜１５９を形成し、Ｎ＋層１６０を形
成する（第７図（ｆ））。

絶縁膜１５９を除き、全面にリンガラス（ＰＳＧ　）の
絶縁膜１６１を厚さ約０．５ｕｍ　に形成し、所望の位
置にピアホールを形成する（第７図（ｇ））。

ついで従来のＣＶＤ法により１層目配線のＷ膜１６２を
厚さ約０．３ｕｍ形成し、ホトレジストをマスクにＷｌ
１１６２を所望のパターンにエツチングする（第７図（
ｈ））。なお、ここ迄の工程は従来の方法と同様である
。

ついで第１層間膜１６３を厚さ約０．６ｕｍ形成し、ホ
トレジストをマスクとして所望のパターンにピアホール
を開孔し、第２図（ｂ）に示した装置により本発明の薄
膜形成方法で第２層目配線のＡ１合金膜１６４を形成す
る。尚、ＡＱ護膜中の添加物として、ＳｉとＣｕを用い
、各々の添加物濃度を１ｗｔ％、２ｗｔ％とした。さら
にホトレジストをマスクとしてＡＱ合金膜１６４を所望
のパターンにエツチングする（第７図（ｊ））。

同様に、第２層間膜１６５を厚さ約０．８ｕｍ形成し、
ホトレジストをマスクとして所望のパターンにピアホー
ルを開孔し、本発明の薄膜形成方法により第３層目配線
のＡＱ合金膜１６６を形成する。その後、ホトレジスト
をマスクとしてＡＱ合金膜１６６を所望のパターンにエ
ツチングする（第７図（ｊ））。

これにより、ピアホールをＷ膜、ＡＱ合金膜で埋め込み
、平坦化することができ、膜被覆形状の優れた配線膜を
形成することができた。また、エレクトロマイグレーシ
ョン、及びストレスマイグレーションに対しては良好な
耐性を示し、信頼性の優れたＣＭＯ５ＬＳＩを製造する
ことができた。

〔発明の効果〕本発明によれば、ＣＶＤ法□による薄膜形成とスパッタ
リング法による添加物ドーピングを同時に、或いは交互
に行なうことによって、合金膜の形成が可能となり、試
料の急峻な段差部においても良好な膜被覆形状が得られ
るだけでなく、耐エレクトロマイグレーション特性、耐
ストレスマイグレーション特性等、配線の信頼性向上に
効果がある。

また、試料の下地段差の違いによって、形成された薄膜
中の添加物濃度に差が生じる。特に、試料平坦部に比べ
てホール凹内部の添加物濃度が低くなることにより、ホ
ール凹底部への局所的な添加物析出を避けることができ
、安定した配線層間のスルーホール抵抗が得られる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）は本発明の一実施例の薄膜形成
方法を説明するための半導体装置の部分模式図、第２図
（ａ）及び（ｂ）は本発明の一実施例の薄膜形成装置の
模式図、第３図（ａ）、（ｂ）及び第４図（ａ）、（ｂ
）は第２図に示した薄膜形成装置のターゲット部の構造
図、第５図及び第６図は本発明の膜堆積過程を説明する
模式図、第７図は本発明の半導体装置の製造方法の一実
施例の工程図である。１００・・・真空室、１０１・・Ｓｉ基板、１０２・・
・絶縁膜、１０３−ＣＶＤ膜、１０４　・−・添加物、
１０５・・・スパッタ粒子、１０６・・・試料ステージ
、１０７・・・試料、１０８，１０９，１１０・・・タ
ーゲット、１１１．１１３・・・高周波電源、１１２，
１１４・・・直流電源、１１５・・・放電仕切板、１１
６・・・プラズマ放電、１１７，１１８，１１９・・・
ターゲット、１２０．１２２，１２４・・・高周波電源
、１２１゜１２３．１２５・・直流電源、１２６　ター
ゲット、１２７．１３０・・シャッター板、１２８・・
高周波電源、１２９・・・直流電源、１４２・・Ｓｉ基
板。１４３・・ＣＶＤ膜、１４４・・・スパッタ添加物。１４５・・Ｓｉ基板、１４６・・ＣＶＤ膜、１４７・・
スパッタ添加物、１４８・・Ｎ−３ｉ基板、１４９・・
・Ｓｉ０２層、１５０・・・Ｐウェル層、１５１・・・
酸化膜、１５２・・・Ｓｉ３Ｎ、層、１５３・・・ホト
レジスト、１５４・・・ホトレジスト、１５５・・Ｐ層
、１５６・・多結晶Ｓｉ膜、１５７・・・Ｐ″′層、１
５８・・絶縁膜、１５９・・・絶縁膜、１６０−Ｎ”層
、１６１・・絶縁膜、１６２・Ｗ膜、１６３・・第１層
間膜。

Claims

【特許請求の範囲】１、化学気相成長法（ＣＶＤ法）を用いた薄膜形成方法
において、同一真空室内でＣＶＤ法による薄膜形成とス
パッタリング法による添加物ドーピングを同時に、或い
は交互に行なうことを特徴とする薄膜形成方法。２、特許請求の範囲第１項の同一真空室内でプラズマを
用いないＣＶＤ法による薄膜形成とスパッタリング法に
よる添加物ドーピングを同時に、或いは交互に行なう方
法として、スパッタリングを行なう側のみプラズマ放電
させることを特徴とする薄膜形成方法。３、特許請求の範囲第１項の同一真空室内でプラズマを
用いたＣＶＤ法（プラズマＣＶＤ法）による薄膜形成と
スパッタリング法による添加物ドーピングを同時に、或
いは交互に行なう方法として、プラズマＣＶＤを行なう
側、及びスパッタリングを行なう側を各々独自にプラズ
マ放電させることを特徴とする薄膜形成方法。４、特許請求の範囲第２項、及び第３項のスパッタリン
グを行なう側のみプラズマ放電させる、或いは、プラズ
マＣＶＤを行なう側とスパッタリングを行なう側を各々
独自にプラズマ放電させるために、各々のプラズマ放電
で形成されるイオンシースよりも間隔の狭い網目状の仕
切板を真空室内に設置することを特徴とする薄膜形成装
置。５、特許請求の範囲第１項の化学気相成長法（ＣＶＤ法
）を用いた薄膜形成方法において、同一真空室内でＣＶ
Ｄ法による薄膜形成とスパッタリング法による添加物ド
ーピングを同時に、或いは交互に行なう際、成膜中の添
加物の種類、及び濃度を任意に変更できることを特徴と
する薄膜形成方法。６、特許請求の範囲第１項の化学気相成長法（ＣＶＤ法
）を用いた薄膜形成方法において、同一真空室内でＣＶ
Ｄ法による薄膜形成とスパッタリング法による添加物ド
ーピングを同時に、或いは交互に行なうことにより、形
成された薄膜中の添加物濃度が、試料の段差によって変
化することを特徴とする薄膜形成方法。７、化学気相成長法（ＣＶＤ法）を用いて薄膜を形成す
る工程を有する半導体装置の製造方法において、同一真
空室内でＣＶＤ法による薄膜形成とスパッタリング法に
よる添加物ドーピングを同時に、或いは交互に行なうこ
とにより、添加物を含む薄膜を形成することを特徴とす
る半導体装置の製造方法。８、化学気相成長法（ＣＶＤ法）を用いて形成する金属
が、アルミニウム、銅、チタン、タングステン、モリブ
デン、金のいずれかであり、スパッタリング法による添
加物ドーピング種が、銅、シリコン、パラジウム、チタ
ン、ゲルマニウム、タンタル、のいずれかである特許請
求の範囲第７項記載の半導体装置の製造方法。