JP2019062190A - 銅配線のためのシード層 - Google Patents

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Abstract

【課題】改善されたマイグレーション防止特性を有する銅シード層を形成する方法を提供する。【解決手段】方法は、特徴の中にバリア層を形成後第１の銅層を形成すること、特徴の中の第１の銅層の上にルテニウム層を形成すること及び特徴の中のルテニウム層の上に第２の銅層を形成することを含む。ルテニウム層は、特徴の中の所定の場所の下に銅層を実質的に固定し、銅層の物理的なマイグレーションを実質的に防止する。【選択図】図１

Description

［０００１］ 本書に記載の実施形態は概して半導体デバイス製造に分野に関し、より具体的には銅配線のためのシード層形成の方法に関する。
［０００２］ 次世代デバイスに向けて回路密度が高まり、トランジスタの寸法が縮小し続けるにつれて、電力消費、抵抗容量（ＲＣ）遅延、及び信頼性を含む主要デバイスの性能基準に関しては、ワイヤ配線の抵抗と導電率がデバイス性能を支配し始めている。銅は一般的に低い抵抗値と高い導電率を示すため、銅は高度なＵＳＬＩ及びＶＳＬＩ技術でワイヤ配線として利用される材料の１つになっている。多くの場合、銅配線は、銅シード層の上にバルク銅を電気めっきする前に、或いはバルク銅をリフローする前に、基板の材料表面に形成される開口部に銅シード層を堆積することによって形成される。
［０００３］ 典型的には、銅シード層はその後の電気めっきプロセスに必要な電流を運ぶか、基板の材料表面に形成された開口部への銅リフローを促進する湿潤層として役割を果たす。開口部の壁又は基底部上の銅シード層の被覆にある間隙は、配線構造のバルク銅材料に望ましくないボイドを招く。バルク銅材料内のボイド又は被覆の間隙は、銅構造体のエレクトロマイグレーションの失敗を引き起こし、結果として得られるデバイスを役に立たないものにするか、機能の低いものにする可能性がある。銅シード層被覆の間隙の原因には、銅の凝集又は不連続な堆積のうちの一方又は両方が含まれる。銅の凝集は、周囲の領域から銅を引き離すことによって、堆積した銅が幾つかの領域で融合して厚い被覆になるときに発生する。開口部の壁上での不連続な堆積は一般的に、開口部のある形状寸法に対して、銅シードの物理的気相堆積（ＰＶＤ）プロセスに内在するシャドウ効果に起因する。
［０００４］ 金属ライナーなど、銅シード層上に堆積した導電性ライナーは、開口部の壁又は基底部上のシード層の被覆にある間隙を充填し、これにより、その後の電気めっきプロセス中のバルク銅材料のボイドを低減する。しかしながら、銅シード層とバルク銅層との間に堆積した導電性ライナーは、望ましくないことに、銅シード層とバルク銅層との間に界面ライナー／銅層を生成する。この界面層は望ましくないことにトータルの銅ライン幅を減らし、その後形成される銅配線の線路抵抗を高めるため望ましくない。
［０００５］ したがって、当技術分野に必要とされるのは、銅シード層の改良と改良された銅シード層を形成する方法である。
［０００６］ 本開示は概して、ルテニウムをドープした銅シード層を形成する方法を記載している。
［０００７］ 一実施形態では、配線構造を形成する方法が提示される。方法は、材料層中に形成された開口部を有するパターニングされた基板を第１の処理チャンバ内に配置すること、及び、その開口部の壁上にシード層を形成することを含む。開口部の壁上にシード層を形成することは、第１の銅層を形成すること、第１の銅層の上にルテニウム層を形成すること、及び、ルテニウム層の上に第２の銅層を形成することを含む。
［０００８］ 別の実施形態では、デバイスを形成する方法は、開口部が形成された材料層と当該材料層の上に配置されたバリア層とを含むパターニングされた基板の上に第１の銅層を堆積することと、第１の銅層の上にルテニウム層を堆積することと、ルテニウム層の上に第２の銅層を堆積することとを含む。幾つかの実施形態では、方法は更に、電着プロセス、リフロー間隙充填プロセス、或いはこれらの組み合わせを用いて、開口部の中に銅層を堆積することを含む。
［０００９］ 別の実施形態では、銅配線を形成する方法は、基板の材料層中に形成された開口部を有するパターニングされた基板を処理チャンバ内に配置すること、及びその開口部の壁上にシード層を形成することを含む。開口部の壁上にシード層を形成することは、パターニングされた基板の上に第１の銅層を堆積すること、第１の銅層の上にルテニウム層を堆積すること、及びルテニウム層の上に第２の銅層を堆積することを含む。第１の銅層を堆積することは、銅含有有機金属を含む第１の反応性前駆体、及び水素を含む第２の反応性前駆体に、パターニングされた基板を順次曝露することを含む。ルテニウム層を堆積することは、ルテニウム含有有機金属を含む第３の反応性前駆体、及び水素を含む第４の反応性前駆体に、第１の銅層を順次曝露することを含む。第２の銅層を堆積することは、第１の反応性前駆体及び第２の反応性前駆体にルテニウム層を順次曝露することを含む。
［００１０］ 幾つかの実施形態では、本書に記載の方法は更に、電着プロセス、リフロー間隙充填プロセス、或いはこれらの組み合わせを用いて、開口部の中に銅層を堆積することを含む。
［００１１］ 別の実施形態では、デバイスは、基板の材料層に形成された複数の開口部を有するパターニングされた表面を特徴とする基板と、開口部の壁上に配置されたシード層を含む。ここでは、シード層は、第１の銅層、第１の銅層の上に配置されたルテニウム層、及びルテニウム層の上に配置された第２の銅層を含む。
［００１２］ 本開示の上述の特徴を詳細に理解しうるように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は、付随する図面に例示されている。しかしながら、本開示は他の等しく有効な実施形態も許容しうることから、付随する図面はこの開示の典型的な実施形態のみを例示しており、したがって、本開示の範囲を限定すると見なすべきではないことに、留意されたい。
一実施形態により、ルテニウムをドープした銅シード層を形成する方法を説明するフロー図である。 一実施形態により、図１に記載した方法の要素を示す。 一実施形態により、図１に記載した方法の要素を示す。 一実施形態により、図１に記載した方法の要素を示す。 一実施形態により、図１に記載した方法の要素を示す。 一実施形態により、図１に記載した方法の要素を示す。
［００１５］ 理解を容易にするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれうると想定されている。
［００１６］ 本開示の実施形態は概して、銅配線構造を形成する方法、特に、複数の銅層と銅層の間に配置された少なくとも１つのルテニウム層とを含む、ルテニウムをドープした銅シード層を形成する方法を記載している。本書に記載された方法は、物理的気相堆積（ＰＶＤ）処理チャンバ、化学気相堆積（ＣＶＤ）処理チャンバ、原子層堆積（ＡＬＤ）処理チャンバ、或いはこれらの組み合わせで実行されうる。一実施形態では、ＰＶＤ、ＣＶＤ、及びＡＬＤ処理チャンバはそれぞれ、ＥＮＤＵＲＡ（登録商標）ＰＶＤ処理チャンバ、ＰＲＯＤＵＣＥＲ（登録商標）ＣＶＤ処理チャンバ、及びＯＬＹＭＰＩＡ（登録商標）ＡＬＤ処理チャンバで、いずれもカリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能である。
［００１７］ 本書に記載の方法にしたがって形成されたルテニウムをドープしたシード層は、配線開口部の壁上に連続的なシード層被覆を可能にし、ライナーの厚み低減を促進する。本書では、ルテニウムをドープしたシード層は、第１の銅層と第２の銅層との間に堆積された少なくとも１つのルテニウム層を含む。典型的には、第１及び第２の銅層は、ＰＶＤプロセス、ＣＶＤプロセス、又はＡＬＤプロセスを用いて堆積され、ルテニウム層はＣＶＤプロセス又はＡＬＤプロセスを用いて堆積される。銅とルテニウムは一般的に相互の混和性がないため、ルテニウム層は第１の層又は第２の層の銅を、両者の間に形成される粒界で効果的にピン止めし、望ましくは銅のエレクトロマイグレーションを防止する機能で、銅を所定の場所に固定する。銅とルテニウム層との間に形成された粒界に銅をピン止めすることにより、銅層中の銅が移動して、好ましくない銅の凝集を形成するのを防止する。更に、本書に記載の方法を用いて銅のエレクトロマイグレーションを防止することにより、回路密度を高め、回路密度に関連するデバイスの故障を防止することによって信頼性を向上させることができる。
［００１８］ 本書に記載の実施形態を用いた銅の凝集抑制の利点には更に、形成された開口部を有する誘電体層上に配置されるライナー層の厚さを低減できることが含まれる。ライナー層の厚みを減らすことによって、次に形成される配線のバルク銅の容積を増やすことができる。このようにバルク銅の容積が増すことは、開口部の線路抵抗を低下させるため望ましい。銅層のピン止めは、配線特徴の開口部の壁の被覆に間隙を除去するため望ましい。銅のマイグレーションによって引き起こされる被覆の間隙を除去することは、その後の電着プロセス又はリフロー／間隙充填プロセス中に、銅配線のバルク銅材料に形成されるボイドを除去又は低減するため望ましい。有利なことに、ルテニウムはコバルトやマンガンなどの他のドーパントよりもゆっくりと銅の中へ拡散するため、シード層にルテニウムを使用することによって、バルク銅層の線路抵抗は悪影響を及ぼさない。更に、記載した実施形態にしたがって形成されたルテニウムをドープしたシード層は、その後の銅リフロー／間隙充填プロセスを促進する、比較的薄い連続表面をもたらす。
［００１９］ 図１は、一実施形態によるルテニウムをドープしたシード層を形成する方法を記載したフロー図である。図２Ａ〜図２Ｅは、図１に記載した方法の要素を示している。
［００２０］ 方法１００は作業１１０で、処理チャンバ内にパターニングされた基板を配置することを含む。パターニングされた基板２００は図２Ａに示されており、基板２０１、基板２０１上に形成された材料層２０９、材料層２０９に形成された一又は複数の開口部２０５、及びその上に配置されたバリア層２０６を含み、材料層２０９の開口部２０５をライニングする。本書では、材料層２０９は一又は複数の誘電体層、例えば、第１の誘電体層２０２及び第２の誘電体層２０４を含む。典型的には、一又は複数の誘電体層２０２、２０４は、酸化ケイ素、ＳｉＮ、ＳｉＯＣ、ＳＩＣ、ポリアミドなどの低誘電率ポリマー、及びこれらの組み合わせからなる群から選択された材料で形成される。
［００２１］ 幾つかの実施形態では、材料層２０９は更に、第１の誘電体層２０２と第２の誘電体層２０４との間に配置されるエッチング停止層２０３を含む。材料層２０９の上に配置されたバリア層２０６は、その後堆積される銅層から銅原子が周囲の誘電体層２０２、２０４に拡散するのを防止する。典型的には、バリア層２０６は、金属、金属窒化物、金属合金、又はこれらの組み合わせのうちの一又は複数を含む。幾つかの実施形態では、バリア層２０６は、タンタル、窒化タンタル、タングステン、チタン、チタンタングステン、窒化チタン、窒化タングステン、チタン銅、及びこれらの組み合わせからなる群から選択される。幾つかの実施形態では、バリア層は窒化タンタルを含む。バリア層２０６は、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、又はこれらの組み合わせなど、任意の適切な方法を用いて堆積される。
［００２２］ 方法１００は作業１２０で、バリア層２０６の上にシード層２０７を形成することを含む。図２Ｂは、パターニングされた基板２００のバリア層２０６に配置したシード層２０７を示す。図２Ｅは、図２Ｂの部分拡大図である。
［００２３］ 方法１００は作業１３０で、パターニングされた基板２００のバリア層２０６の上に第１の銅層２０７ａを堆積することを含む。本書では、第１の銅層２０７ａは、パターニングされた基板２００を、銅含有有機金属を含む第１の反応性前駆体に、次いで銅膜を形成するため水素含有ガスを含む第２の反応性前駆体に順次曝露することを含む、原子層堆積（ＡＬＤ）プロセスを用いて堆積される。銅含有有機金属ガスの例には、ビス（ジメチルアミノ−２−ｎ−ブトキシ）銅（Ｃｕ（ＤＥＡＢ）２）、ビス（エチルメチルアミノ−２−ｎ−ブトキシ）銅、ビス（ジメチルアミノ−２−プロポキシ）銅（Ｃｕ（ＤＭＡＰ）２）、ビス（ジメチルアミノ−２−ｎ−ブトキシ）銅（Ｃｕ（ＤＭＡＢ）２）、ビス（ジメチルアミノ−２−エトキシ）銅、ビス（エチルメチルアミノ−２−プロポキシ）銅（Ｃｕ（ＥＭＡＰ）２）、ビス（ジエチルアミノ−２−エトキシ）銅、ビス（エチルメチルアミノ−２メチル−２−ｎ−ブトキシ）銅、ビス（ジメチルアミノ−２−メチル−２−プロポキシ）銅、ビス（ジメチルアミノ−２−プロポキシ）銅（Ｃｕ（ＤＥＡＰ）２）、ビス（２−メトキシエトキシ）銅、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）銅、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンケトイミナート）銅、ビス（２−メトキシ−２−プロポキシ）銅、及び２，２，６，６−テトラメチル−３，５−ヘプタンジオナート銅（ＴＭＶＳ）、並びに、これらの組み合わせが含まれる。水素含有前駆体の例には、Ｈ２、ＮＨ３、及びこれらの組み合わせが含まれる。幾つかの実施形態では、処理空間は、第１の前駆体と第２の前駆体に交互に曝露される間に、アルゴンなどの不活性ガスを用いてパージされる。
［００２４］ 幾つかの実施形態では、第１の銅層２０７ａの堆積中に、処理チャンバは約１Ｔｏｒｒから約３０Ｔｏｒｒの間の圧力に維持され、パターニングされた基板は約５０oＣから約４００oＣの間の温度に維持される。第１及び第２の反応性前駆体の流量は一般的に、直径３００ｍｍの基板を処理するように構成された処理チャンバ対しては約３０００ｓｃｃｍから約９０００ｓｃｃｍの間で、異なるサイズの基板に対しては適切に増減される。幾つかの実施形態では、処理チャンバはプラズマ強化処理チャンバであり、処理チャンバ内に配置された電極はプラズマ電源に連結されている。前駆体をプラズマにする処理を開始し維持するため、プラズマ電源は１３．５６ＭＨｚの周波数で約１００Ｗから１０００Ｗの間を、例えば約４００Ｗを供給する。幾つかの実施形態では、第１の銅層２０７ａは９９％を超える銅純度を有する。他の実施形態では、第１の銅層は物理的気相堆積（ＰＶＤ）プロセス、又は化学気相堆積（ＣＶＤ）プロセスを用いて堆積される。例えば、一実施形態では、第１の銅層２０７ａはＰＶＤプロセスを用いて堆積される。このプロセスでは、ターゲットは、約０．１％から約３％の間のＡｌを含むＣｕ−Ａｌターゲット、又は約０．１％から約３％の間のＭｎを含むＣｕ−Ｍｎターゲットなどの純銅ターゲット又は銅合金ターゲットである。当該実施形態では、ターゲットは約２０ｋＷから約４０ｋＷの間のＤＣ電力に連結されており、基板は約５０Ｗから約１５００Ｗの間のＡＣバイアス電力に連結されている。別の実施形態では、第１の銅層２０７ａはＣＶＤ又はＰＶＤプロセスを用いて堆積される。
［００２５］ 方法１００は作業１４０で、第１の銅層２０７ａの上にルテニウム層２０７ｂを堆積することを含む。ここでは、ルテニウム層２０７ｂは、第１の銅層２０７ａを堆積するために使用される同一処理チャンバ内で堆積される。典型的には、処理チャンバは、第１の銅層２０７ａの堆積とルテニウム層の堆積との間に、アルゴンなどの不活性ガスを用いてパージされる。幾つかの実施形態では、ルテニウム層２０７ｂは、第１の銅層２０７ａが堆積されたパターニングされた基板２００を、ルテニウム含有有機金属を含む第３の反応性前駆体に、次に水素ガスなどの水素を含む第４の反応性前駆体に、交互に順次曝露することを含む、ＡＬＤプロセスを用いて堆積される。ルテニウム含有有機金属の例には、メチル−シクロヘキサジンルテニウムトリカルボニルシクロヘキサジン、ルテニウムトリカルボニル、ブタジエンルテニウムトリカルボニル、ジメチルブタジエンルテニウムトリカルボニル、Ｒｕ（ＣＯ）３を伴う変性ジエン、及びこれらの組み合わせが含まれる。
［００２６］ 典型的には、ルテニウム層２０７ｂの堆積中に、処理チャンバは約１Ｔｏｒｒから約５０Ｔｏｒｒの間の圧力に維持され、パターニングされた基板は約１００oＣから約４００oＣの間の温度に維持される。第３及び第４の反応性前駆体の流量は、直径３００ｍｍの基板を処理するように構成されたＡＬＤ処理チャンバ対しては約３０００ｓｃｃｍから約９０００ｓｃｃｍの間で、異なるサイズの基板に対しては適切に増減される。幾つかの実施形態では、処理チャンバ内に配置された電極は、１３．５６Ｍｈｚの周波数で約１００Ｗから１０００Ｗの間を、例えば、約４００Ｗを供給するプラズマ電源に連結されており、これによって、供給された前駆体ガスのプラズマ処理を開始し維持する。幾つかの実施形態では、処理空間は、第３の前駆体と第４の前駆体に交互に曝露される間に、アルゴンなどの不活性ガスを用いてパージされる。他の実施形態では、ルテニウム層２０７ｂはＣＶＤプロセスを用いて堆積される、及び／又は第１の銅層２０７ａの形成に使用されたものとは異なる処理チャンバ内に堆積される。他の実施形態では、ルテニウム層２０７ｂは、ＰＶＤプロセスを用いて堆積される。
［００２７］ 方法１００は作業１５０で、ルテニウム層２０７ｂの上に第２の銅層２０７ｃを堆積することを含む。幾つかの実施形態では、第２の銅層２０７ｃは、作業１３０での第１の銅層２０７ａの形成、及び作業１４０でのルテニウム層２０７ｂの形成に使用されたのと同じ処理チャンバに堆積される。幾つかの実施形態では、第２の銅層２０７ｃは、作業１３０で第１の銅層２０７ａを形成するために使用されるのと同じ処理を用いて堆積される。典型的には、ＡＬＤ処理チャンバは、ルテニウム層２０７ｂと第２の銅層２０７ｃを堆積する間に、アルゴンなどの不活性ガスによってパージされる。他の実施形態では、第２の銅層２０７ｃは、第１の銅層２０７ａ及び／又はルテニウム層２０７ｂの形成に使用されたチャンバとは異なるチャンバ内で、ＰＶＤプロセス又はＣＶＤプロセスを用いて堆積される。幾つかの実施形態では、バリア層２０６、銅層２０７ａ、２０７ｃ、及び／又はルテニウム層２０７ｂの形成に使用される処理チャンバは、次の層が形成される前に、堆積層の表面酸化を防止するため、準大気圧で維持される移送チャンバによって、真空下又は制御された環境下で一体に接続されている。
［００２８］ 本書では、バリア層２０６は、約０．５ｎｍから約２０ｎｍの間、例えば、約１ｎｍから約５ｎｍの間、例えば、約２ｎｍの第１の厚みＴ（１）を有する。第１の銅層２０７ａは、約０．５ｎｍから約２０ｎｍの間、例えば、約０．５ｎｍから約１０ｎｍの間、例えば、約０．５ｎｍから約５ｎｍの間、例えば、約４ｎｍの第２の厚みＴ（２）を有する。ルテニウム層２０７ｂは、約１オングストローム（A）から約２０Aの間、例えば、約１Aから約１５Aの間、例えば、約１Aから約１０Aの間の第３の厚みＴ（３）有する。第２の銅層２０７ｃは、約０．５ｎｍから約２００ｎｍの間、例えば約１ｎｍから約２０ｎｍの間、或いは約１ｎｍから約５ｎｍの間、例えば、約２ｎｍの第４の厚みＴ（４）を有する。典型的には、シード層２０７内の銅とルテニウムの比率は約９９．９：１から約４：１の間で、銅層及びルテニウム層２０７ａ、２０７ｂ、及び２０７ｃのそれぞれの厚みＴ（２）、Ｔ（３）、及びＴ（４）は、シード層内のルテニウムの濃度を増減するため調整される。
［００２９］ 幾つかの実施形態では、シード層２０７を形成することは、第２及び最終の銅層２０７ｃを堆積する前に、複数の第１の銅層２０７ａ及びルテニウム層２０７ｂを順次堆積することを含む。
［００３０］ 図２Ｄ及び図２Ｅは更に、銅配線の形成を図解している。図２Ｄは、電気めっきプロセス又は銅リフロー／間隙充填プロセス（例えば、熱補助リフロープロセス）を用いて、シード層の上に堆積されるバルク銅層２０８を示している。バルク銅層２０８は次に、図２Ｄに示した配線構造などの銅配線構造を形成するため、化学機械平坦化（ＣＭＰ）などのバルク膜除去プロセスを用いて、基板の表面から取り除かれる。
［００３１］ 本書に記載の方法の利点には、シード層形成中の銅凝集の抑制、連続的な被覆に必要な最小のシード層厚の低減、より薄いシード層によるリフロー充填の改善、及びシード層の上に形成される銅配線の線路抵抗及び／又はビア抵抗の改善が含まれる。更に、銅凝集の抑制に加えて、本書に記載の実施形態の利点には、銅のエレクトロマイグレーションの抑制が含まれ、これによって、回路密度を高め、回路密度に関連するデバイスの故障を防止することによって信頼性の向上及び／又は使用寿命を延ばすことができる。
［００３２］ 以上の記述は、本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及びさらなる実施形態が考案されてよく、本開示の範囲は、下記の特許請求の範囲によって決定される。
１００ 方法
１１０ 作業
１２０ 作業
１３０ 作業
１４０ 作業
１５０ 作業
２００ パターニングされた基板
２０１ 基板
２０２ 第１の誘電体層
２０３ エッチング停止層
２０４ 第２の誘電体層
２０５ 開口部
２０６ バリア層
２０７ シード層
２０７ａ 第１の銅層
２０７ｂ ルテニウム層
２０７ｃ 第２の銅層
２０８ バルク銅層
２０９ 材料層

Claims (15)

  1. 材料層に形成された開口部を有するパターン形成された表面を備える基板を、第１の処理チャンバ内に配置することと、
    前記開口部の壁に第１の銅層を形成すること、前記第１の銅層の上にルテニウム層を形成すること、前記ルテニウム層の上に第２の銅層を形成することを含む、前記開口部の前記壁にシード層を形成することと、
    を含む、配線構造を形成する方法。
  2. 前記ルテニウム層を形成することは、前記基板をルテニウム前駆体に曝露すること、及び、前記基板を水素含有前駆体に曝露することを順次反復することを含む、請求項１に記載の方法。
  3. 前記ルテニウム層は、前記第１の銅層を形成するために使用される前記第１の処理チャンバとは異なる第２の処理チャンバ内で形成される、請求項１に記載の方法。
  4. 前記第１の銅層、前記ルテニウム層、及び前記第２の銅層は、前記第１の処理チャンバ内で前記基板を取り除くことなく形成される、請求項１に記載の方法。
  5. 前記ルテニウム層の厚みが、約１オングストロームから約２０オングストロームの間である、請求項１に記載の方法。
  6. 前記パターン形成された表面は更に、前記材料層の上に配置されたバリア層を含み、前記バリア層は、タンタル、窒化タンタル、タングステン、チタン、チタンタングステン、窒化チタン、窒化タングステン、チタン銅、及びこれらの組み合わせからなる群から選択された材料を含み、前記第１の銅層は前記バリア層の上に形成される、請求項１に記載の方法。
  7. 前記バリア層は第２の処理チャンバ内で堆積され、前記第１の処理チャンバと前記第２の処理チャンバは移送チャンバによって接続される、請求項６に記載の方法。
  8. 前記第１の銅層を形成することは、前記基板を銅前駆体に曝露すること、及び、前記基板を水素前駆体に曝露することを順次反復することを含む、請求項１に記載の方法。
  9. 開口部が形成された材料層と前記材料層の上に配置されたバリア層とを含むパターニングされた基板の上に第１の銅層を堆積することと、
    前記第１の銅層の上にルテニウム層を堆積することと、
    前記ルテニウム層の上に第２の銅層を堆積することと
    を含む、デバイスを形成する方法。
  10. 前記材料層は誘電体層を含む、請求項９に記載の方法。
  11. 前記バリア層は、タンタル、窒化タンタル、タングステン、チタン、チタンタングステン、窒化チタン、窒化タングステン、チタン銅、及びこれらの組み合わせからなる群から選択された材料を含む、請求項１０に記載の方法。
  12. 前記第１及び第２の銅層を堆積することは、銅含有有機金属を含む第１の反応性前駆体、及び水素を含む第２の反応性前駆体に、前記パターニングされた基板を順次曝露することを含む、請求項１１に記載の方法。
  13. 基板の材料層に形成された複数の開口部を有するパターン形成された表面を含む基板と、
    前記開口部の壁に配置されたシード層であって、
    第１の銅層、
    前記第１の銅層の上に配置されたルテリウム層、及び
    前記ルテリウム層の上に配置された第２の銅層
    を備えるシード層と
    を備えるデバイス。
  14. 前記ルテリウム層の厚みが、約１オングストロームから約２０オングストロームの間である、請求項１３に記載のデバイス。
  15. 前記材料層は誘電体材料を含み、前記デバイスは更に、前記シード層と前記開口部の前記壁との間に配置されたバリア層を含み、前記バリア層は、タンタル、窒化タンタル、タングステン、チタン、チタンタングステン、窒化チタン、窒化タングステン、チタン銅、及びこれらの組み合わせからなる群から選択された材料を含む、請求項１３に記載のデバイス。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114664656A (zh) 2020-05-22 2022-06-24 北京屹唐半导体科技股份有限公司 使用臭氧气体和氢自由基的工件加工
US11410881B2 (en) * 2020-06-28 2022-08-09 Applied Materials, Inc. Impurity removal in doped ALD tantalum nitride

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008514812A (ja) * 2004-09-28 2008-05-08 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 膜形成のための前駆体およびルテニウム含有膜を形成するための方法
JP2010010642A (ja) * 2008-06-27 2010-01-14 Internatl Business Mach Corp <Ibm> 銅めっきされた高アスペクト比のビア、及びその製造する方法
JP2010215982A (ja) * 2009-03-18 2010-09-30 Tosoh Corp ルテニウム錯体有機溶媒溶液を用いたルテニウム含有膜製造方法、及びルテニウム含有膜
JP2012074608A (ja) * 2010-09-29 2012-04-12 Tokyo Electron Ltd 配線形成方法
US20130292806A1 (en) * 2012-04-13 2013-11-07 Paul F. Ma Methods For Manganese Nitride Integration
US20140327141A1 (en) * 2012-04-13 2014-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnect structure and method for forming the same
US20150262938A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier Structure for Copper Interconnect
JP2015218117A (ja) * 2014-05-14 2015-12-07 株式会社Adeka 銅化合物、薄膜形成用原料及び薄膜の製造方法
WO2016144433A1 (en) * 2015-03-11 2016-09-15 Applied Materials, Inc. Method and apparatus for protecting metal interconnect from halogen based precursors

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910165B2 (en) * 2002-06-04 2011-03-22 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US7101790B2 (en) 2003-03-28 2006-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a robust copper interconnect by dilute metal doping
US7265048B2 (en) * 2005-03-01 2007-09-04 Applied Materials, Inc. Reduction of copper dewetting by transition metal deposition
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
JP2008098449A (ja) * 2006-10-12 2008-04-24 Ebara Corp 基板処理装置及び基板処理方法
US20080164613A1 (en) 2007-01-10 2008-07-10 International Business Machines Corporation ULTRA-THIN Cu ALLOY SEED FOR INTERCONNECT APPLICATION
US20100200991A1 (en) * 2007-03-15 2010-08-12 Rohan Akolkar Dopant Enhanced Interconnect
US20080223287A1 (en) * 2007-03-15 2008-09-18 Lavoie Adrien R Plasma enhanced ALD process for copper alloy seed layers
US7659204B2 (en) * 2007-03-26 2010-02-09 Applied Materials, Inc. Oxidized barrier layer
US7737028B2 (en) 2007-09-28 2010-06-15 Applied Materials, Inc. Selective ruthenium deposition on copper materials
JP2009116952A (ja) * 2007-11-06 2009-05-28 Hitachi Global Storage Technologies Netherlands Bv 垂直磁気記録媒体およびこれを用いた磁気記憶装置
TW200951241A (en) 2008-05-30 2009-12-16 Sigma Aldrich Co Methods of forming ruthenium-containing films by atomic layer deposition
US20090321935A1 (en) 2008-06-30 2009-12-31 O'brien Kevin Methods of forming improved electromigration resistant copper films and structures formed thereby
US8084104B2 (en) 2008-08-29 2011-12-27 Asm Japan K.K. Atomic composition controlled ruthenium alloy film formed by plasma-enhanced atomic layer deposition
CN102332426A (zh) * 2011-09-23 2012-01-25 复旦大学 一种用于纳米集成电路的铜扩散阻挡层的制备方法
CN102903699A (zh) * 2012-10-15 2013-01-30 复旦大学 一种铜互连结构及其制备方法
US20140134351A1 (en) * 2012-11-09 2014-05-15 Applied Materials, Inc. Method to deposit cvd ruthenium
CN103266304B (zh) 2013-05-31 2015-12-23 江苏科技大学 一种高热稳定性无扩散阻挡层Cu(Ru)合金材料的制备方法
US20160032455A1 (en) 2014-07-31 2016-02-04 Applied Materials, Inc. High through-put and low temperature ald copper deposition and integration
US9768060B2 (en) * 2014-10-29 2017-09-19 Applied Materials, Inc. Systems and methods for electrochemical deposition on a workpiece including removing contamination from seed layer surface prior to ECD
KR20160123793A (ko) * 2015-04-17 2016-10-26 포항공과대학교 산학협력단 이중층 구조를 가지는 저항변화메모리 및 이중층 구조를 가지는 저항변화메모리의 제조방법
CN105355620B (zh) * 2015-12-17 2018-06-22 上海集成电路研发中心有限公司 一种铜互连结构及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008514812A (ja) * 2004-09-28 2008-05-08 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 膜形成のための前駆体およびルテニウム含有膜を形成するための方法
JP2010010642A (ja) * 2008-06-27 2010-01-14 Internatl Business Mach Corp <Ibm> 銅めっきされた高アスペクト比のビア、及びその製造する方法
JP2010215982A (ja) * 2009-03-18 2010-09-30 Tosoh Corp ルテニウム錯体有機溶媒溶液を用いたルテニウム含有膜製造方法、及びルテニウム含有膜
JP2012074608A (ja) * 2010-09-29 2012-04-12 Tokyo Electron Ltd 配線形成方法
US20130292806A1 (en) * 2012-04-13 2013-11-07 Paul F. Ma Methods For Manganese Nitride Integration
US20140327141A1 (en) * 2012-04-13 2014-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnect structure and method for forming the same
US20150262938A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier Structure for Copper Interconnect
JP2015218117A (ja) * 2014-05-14 2015-12-07 株式会社Adeka 銅化合物、薄膜形成用原料及び薄膜の製造方法
WO2016144433A1 (en) * 2015-03-11 2016-09-15 Applied Materials, Inc. Method and apparatus for protecting metal interconnect from halogen based precursors

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