JPH04192389A - 電子回路 - Google Patents
電子回路Info
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- JPH04192389A JPH04192389A JP32037190A JP32037190A JPH04192389A JP H04192389 A JPH04192389 A JP H04192389A JP 32037190 A JP32037190 A JP 32037190A JP 32037190 A JP32037190 A JP 32037190A JP H04192389 A JPH04192389 A JP H04192389A
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- 230000002093 peripheral effect Effects 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は電子回路に関し、詳しくは表面実装型の素子を
回路基板上に実装した電子回路に関する。
回路基板上に実装した電子回路に関する。
回路基板上に各種の素子を実装したタイプの電子回路に
おいて、いわゆるジャンパ素子が用いられる場合がある
。ジャンパ素子は、必要に応じて回路基板上の所定のラ
ンドの上に設置さ−れ、ジャンパとしての機能のみを果
たす素子である。 ジャンパ素子は、例えば、メモリを増設可能な電子回路
において、実装したメモリの容量をＣＰＵ側に指示する
周辺回路の構成要素として用いられる。また、水晶発振
器等の発振器（クロック）を設置することによってＣＰ
Ｕのクロック周波数を変更可能な電子回路において、発
振器のクロック周波数を他の回路（例えば他のＣＰＵ）
に指示する周辺回路の構成要素として用いられる。
おいて、いわゆるジャンパ素子が用いられる場合がある
。ジャンパ素子は、必要に応じて回路基板上の所定のラ
ンドの上に設置さ−れ、ジャンパとしての機能のみを果
たす素子である。 ジャンパ素子は、例えば、メモリを増設可能な電子回路
において、実装したメモリの容量をＣＰＵ側に指示する
周辺回路の構成要素として用いられる。また、水晶発振
器等の発振器（クロック）を設置することによってＣＰ
Ｕのクロック周波数を変更可能な電子回路において、発
振器のクロック周波数を他の回路（例えば他のＣＰＵ）
に指示する周辺回路の構成要素として用いられる。
従来の電子回路では、上述のようにジャンパ機能のみを
有するジャンパ素子を用いていたので、電子回路全体の
素子数を増加させ、組立工数も増加してしまうという問
題があった。この結果、コストアップの要因にもな−、
ていた。また、電子回路組立上、ジャンパの取り付けを
誤ることも考えられた。 さらに、回路基板上にジャンパ素子のためのランドを設
けなければならないので、回路基板上のランドパターン
、配線パターンの設計が複雑になるという問題もあった
。この結果、電子回路の実質的な実装密度も低下してし
まう。 本発明の電子回路は、上記問題点を解決し、専用のジャ
ンパ素子を用いることな（ジャンパ機能を実現すること
を目的とする。 かかる目的を達成する本発明の構成について以下説明す
る。 【課題を解決するための手段］ 本発明の電子回路は、 メモリ、演算素子等の回路素子と、 該回路素子の周辺回路を構成する抵抗器、コンデンサ、
発振素子等の表面実装型素子と、該回路素子および表面
実装型素子が実装され、前記表面実装型素子が実装され
たとき、該表面実装型素子の少な（とも一つの端子部に
よりジャンパパターンが形成される回路基板と を備える。 【作用］ 上記構成を有する本発明の電子回路は、メモリ。 演算素子等の回路素子と、該回路素子の周辺回路を構成
する抵抗器、コンデンサ、発振素子等の表面実装型素子
とが回路基板上に実装されている。 表面実装型素子の端子部は、素子の表面上において、あ
る程度の面積にわたって形成されているので、表面実装
型素子をパターン上に実装すること□で、回路基板上の
パターンと表面実装型素子の少な（とも一つの端子部と
によりジャンパパターンを形成することができる。 【実施例］ 以上説明した本発明の構成・作用を一層明らかにするた
めに、以下本発明の電子回路の好適な実施例について説
明する。 第１図は、本発明の一実施例としての電子回路の一部を
示す斜視図である。この電子回路は、プリント基板１と
、ＲＡＭ２と、バイパスコンデンサ３とを備えている。 ＲＡＭ２． バイパスコンデンサ３は、プリント基板
１上に仮止めされて自動半田槽に搬入され、プリント基
板１に半田付けされる。 ＲＡＭ２の複数のリード２１は、プリント基板１上に形
成された複数のランド４１にそれぞれ接続されている。 プリント基板１上には、各ランド４１間を接続する配線
パターン６が形成されている。 バイパスコンデンサ３は、表面実装型の素子であり、そ
の両端の表面上には、それぞれ全周にわたって形成され
た端子部３１．３２が備えられている。これらの端子部
３Ｌ ３２は、プリント基板１上に形成されたランド
５１．５２．５３に接続されている。図示するように、
第１の端子部３１は、互いに分離された２つのランド５
１．５２に接続されており、第２の端子部３２は、１つ
のランド５３に接続されている。後述するように、第１
の端子部３１と２つのランド５１．５２とによってジャ
ンパパターンが形成されている。 ランド５１は、プリント基板１の他の配線パターンを介
して接地されており、また、図示するように配線パター
ン６を介してＲＡＭ２の接地用のランド４１にも接続さ
れている。さらに、ランド５３と、ＲＡＭ２の電源用の
ランド＝（図示せず）とは、プリント基板１に形成され
た配線を介して、ＲＡＭ用の電源ライン（図示せず）に
接続されている。 なお、この電子回路の全体は、このほかにも多数の回路
を備えており、それらの配線も複雑に配置されているが
、図示の便宜上省略している。 第２図は、第１図に示す回路部分の電気的構成を示すブ
ロック図である。 バイパスコンデンサ３は、ＲＡＭ２の電源ＶＣＣと接地
電位ＧＮＤとの間に、ＲＡＭ２と並列に接続されている
。このバイパスコンデンサ３は、ＲＡＭ２の動作時に生
じ易い電源電圧の低下を防止し、これによって、電圧低
下に起因するＲＡＭの誤動作を防止する機能を有する。 前述したように、バイパスコンデンサ３のための３つの
ランド５１，５２．５３のうち、第１のランド５１は接
地され、第３のランド５３はＲＡＭ用の電源ＶＣＣに接
続されている。また、第２の−ｙンド５２は、接続点７
において、プルアップ抵抗器Ｒ１を介して電源ＶＣＣに
接躍されている。 バイパスコンデンサ３が実装された場合には、 −２つ
のランド５１．５２の間がバイパスコンデンサ３の第１
の端子部３１によって接続され、接続点７の電位Ｖ２は
接地電位になる。この電位Ｖ２に基づいて、ＲＡＭ２が
実装されたことを指示する信号がＣＰＵ （図示せず）
に与えられる。この結果、ＣＰＵはＲＡＭ２が実装され
た主記憶やＥＭＳのメモリ空間を認識して、このメモリ
空間を有効利用することができる。 一方、バイパスコンデンサ３が実装されない場合には、
電源ＶＣＣによって接続点７の電位Ｖ２が引き上げられ
ており、この電位ｖ２に基づいて、ＲＡＭ２が実装され
ていないことを指示する信号がＣＰＵに与えられる。 すなわち、バイパスコンデンサ３の第１の端子部３１は
ジャンパとしての役割を有しており、バイパスコンデン
サ３は、ジャンパ素子としての機能も実現していること
になる。この場合、第１の端子部３１と２つのランド５
１．５２とで、ジャンパパターンが形成されるのである
。 また、バイパスコンデンサ３は、ＲＡＭ２の周辺回路の
構成要素であり、ＲＡＭ２がプリント基板１上に実装さ
れた場合にのみ実装されるから、ジャンパの設定と実際
に実装されているＲＡＭ２の構成が異なるということが
ない。従って、電子回路を組み立てる上での信頼性が著
しく向上する。 なお、複数のＲＡＭを実装可能な電子回路では、各ＲＡ
Ｍに対応してバイパスコンデンサが１つずつ設けられる
。従って、例えばスタティックＲＡＭのように１偏重位
で増設される場合には、各バイパスコンデンサ３により
ジャンパパターンを形成してＲＡＭ１個単位偏重別用の
信号を出力するよう構成すれば良い。また、通常のダイ
ナミックＲＡＭのように所定個数のＲＡＭを一組として
実装する電子回路では、−組の複数のＲＡＭとともに実
装される複数のバイパスコンデンサのうち、１つがジャ
ンパとしての機能を果たせばよい。この場合には、第２
図の接続点７の電位Ｖ２に基づいてＣＰＵに与えられる
信号は、その−組のＲＡＭが実装されたことを示すこと
になる。 以上本発明の実施例について説明したが、本発明はこう
した実施例に同等限定されるものではな（、本発明の要
旨を逸脱しない範囲において、種々なる態様で実施し得
ることは勿論である。 例えば、この発明を、水晶発振器等の発振器（クロック
）を設置することによってＣＰＵのクロック周波数を変
更可能な電子回路に適用することができる。この場合に
は、発振器を表面実装型素子とし、発振器の端子部とプ
リント基板上のランドとでジャンパパターンを形成する
。そして、上記実施例と同様に、このジャンパパターン
に従って生成された信号に基づいて、その発振器のクロ
ック周波数を指示する信号が他の回路（例えば他のＣＰ
Ｕ）に与えられる。 なお、ジャンパパターンを含めた周辺回路は、第２図に
示すような回路に限らず、一般に、ジャンパ部を有する
回路であればどのようなものでもよい。 上記実施例では、表面実装型の素子として、コンデンサ
を用いた電子回路の例について説明したが、本発明は、
上述した発振素子や抵抗器などの他の表面実装型素子を
用いた電子回路にも適用できる。 なお、表面実装型素子の端子部は、その全周にわたって
形成されている必要はなく、２つの分離されたランドを
接続できるような、ある程度の面積を有する端子部であ
ればよい。 第１図および第２図の例では、１つの端子部３１がジャ
ンパパターンを形成していたが、一般に、表面実装型素
子が複数の端子部を有する場合には、少な（とも一つの
端子部がジャンパパターンを形成していればよい。従っ
て、両側の端子部をそれぞれジャンパパターンの形成に
利用することも可能である。 【発明の効果］ 以上詳述したように、本発明の電子回路によれば、メモ
リ、演算素子等の回路素子と、該回路素子の周辺回路を
構成する抵抗器、コンデンサ、発振素子等の表面実装型
素子とが回路基板上に実装されており、回路基板上のパ
ターンと表面実装型素子の少なくとも一つの端子部とに
よってジャンパパターンを形成しているので、専用のジ
ャンパ素子を用いることなくジャンパ機能を実現するこ
とができるという効果がある。この結果、部品点数や組
立工数の低減を図ることができ、更にジャンパパターン
の設定の誤りをなくすることができるという利点も得ら
れる。
有するジャンパ素子を用いていたので、電子回路全体の
素子数を増加させ、組立工数も増加してしまうという問
題があった。この結果、コストアップの要因にもな−、
ていた。また、電子回路組立上、ジャンパの取り付けを
誤ることも考えられた。 さらに、回路基板上にジャンパ素子のためのランドを設
けなければならないので、回路基板上のランドパターン
、配線パターンの設計が複雑になるという問題もあった
。この結果、電子回路の実質的な実装密度も低下してし
まう。 本発明の電子回路は、上記問題点を解決し、専用のジャ
ンパ素子を用いることな（ジャンパ機能を実現すること
を目的とする。 かかる目的を達成する本発明の構成について以下説明す
る。 【課題を解決するための手段］ 本発明の電子回路は、 メモリ、演算素子等の回路素子と、 該回路素子の周辺回路を構成する抵抗器、コンデンサ、
発振素子等の表面実装型素子と、該回路素子および表面
実装型素子が実装され、前記表面実装型素子が実装され
たとき、該表面実装型素子の少な（とも一つの端子部に
よりジャンパパターンが形成される回路基板と を備える。 【作用］ 上記構成を有する本発明の電子回路は、メモリ。 演算素子等の回路素子と、該回路素子の周辺回路を構成
する抵抗器、コンデンサ、発振素子等の表面実装型素子
とが回路基板上に実装されている。 表面実装型素子の端子部は、素子の表面上において、あ
る程度の面積にわたって形成されているので、表面実装
型素子をパターン上に実装すること□で、回路基板上の
パターンと表面実装型素子の少な（とも一つの端子部と
によりジャンパパターンを形成することができる。 【実施例］ 以上説明した本発明の構成・作用を一層明らかにするた
めに、以下本発明の電子回路の好適な実施例について説
明する。 第１図は、本発明の一実施例としての電子回路の一部を
示す斜視図である。この電子回路は、プリント基板１と
、ＲＡＭ２と、バイパスコンデンサ３とを備えている。 ＲＡＭ２． バイパスコンデンサ３は、プリント基板
１上に仮止めされて自動半田槽に搬入され、プリント基
板１に半田付けされる。 ＲＡＭ２の複数のリード２１は、プリント基板１上に形
成された複数のランド４１にそれぞれ接続されている。 プリント基板１上には、各ランド４１間を接続する配線
パターン６が形成されている。 バイパスコンデンサ３は、表面実装型の素子であり、そ
の両端の表面上には、それぞれ全周にわたって形成され
た端子部３１．３２が備えられている。これらの端子部
３Ｌ ３２は、プリント基板１上に形成されたランド
５１．５２．５３に接続されている。図示するように、
第１の端子部３１は、互いに分離された２つのランド５
１．５２に接続されており、第２の端子部３２は、１つ
のランド５３に接続されている。後述するように、第１
の端子部３１と２つのランド５１．５２とによってジャ
ンパパターンが形成されている。 ランド５１は、プリント基板１の他の配線パターンを介
して接地されており、また、図示するように配線パター
ン６を介してＲＡＭ２の接地用のランド４１にも接続さ
れている。さらに、ランド５３と、ＲＡＭ２の電源用の
ランド＝（図示せず）とは、プリント基板１に形成され
た配線を介して、ＲＡＭ用の電源ライン（図示せず）に
接続されている。 なお、この電子回路の全体は、このほかにも多数の回路
を備えており、それらの配線も複雑に配置されているが
、図示の便宜上省略している。 第２図は、第１図に示す回路部分の電気的構成を示すブ
ロック図である。 バイパスコンデンサ３は、ＲＡＭ２の電源ＶＣＣと接地
電位ＧＮＤとの間に、ＲＡＭ２と並列に接続されている
。このバイパスコンデンサ３は、ＲＡＭ２の動作時に生
じ易い電源電圧の低下を防止し、これによって、電圧低
下に起因するＲＡＭの誤動作を防止する機能を有する。 前述したように、バイパスコンデンサ３のための３つの
ランド５１，５２．５３のうち、第１のランド５１は接
地され、第３のランド５３はＲＡＭ用の電源ＶＣＣに接
続されている。また、第２の−ｙンド５２は、接続点７
において、プルアップ抵抗器Ｒ１を介して電源ＶＣＣに
接躍されている。 バイパスコンデンサ３が実装された場合には、 −２つ
のランド５１．５２の間がバイパスコンデンサ３の第１
の端子部３１によって接続され、接続点７の電位Ｖ２は
接地電位になる。この電位Ｖ２に基づいて、ＲＡＭ２が
実装されたことを指示する信号がＣＰＵ （図示せず）
に与えられる。この結果、ＣＰＵはＲＡＭ２が実装され
た主記憶やＥＭＳのメモリ空間を認識して、このメモリ
空間を有効利用することができる。 一方、バイパスコンデンサ３が実装されない場合には、
電源ＶＣＣによって接続点７の電位Ｖ２が引き上げられ
ており、この電位ｖ２に基づいて、ＲＡＭ２が実装され
ていないことを指示する信号がＣＰＵに与えられる。 すなわち、バイパスコンデンサ３の第１の端子部３１は
ジャンパとしての役割を有しており、バイパスコンデン
サ３は、ジャンパ素子としての機能も実現していること
になる。この場合、第１の端子部３１と２つのランド５
１．５２とで、ジャンパパターンが形成されるのである
。 また、バイパスコンデンサ３は、ＲＡＭ２の周辺回路の
構成要素であり、ＲＡＭ２がプリント基板１上に実装さ
れた場合にのみ実装されるから、ジャンパの設定と実際
に実装されているＲＡＭ２の構成が異なるということが
ない。従って、電子回路を組み立てる上での信頼性が著
しく向上する。 なお、複数のＲＡＭを実装可能な電子回路では、各ＲＡ
Ｍに対応してバイパスコンデンサが１つずつ設けられる
。従って、例えばスタティックＲＡＭのように１偏重位
で増設される場合には、各バイパスコンデンサ３により
ジャンパパターンを形成してＲＡＭ１個単位偏重別用の
信号を出力するよう構成すれば良い。また、通常のダイ
ナミックＲＡＭのように所定個数のＲＡＭを一組として
実装する電子回路では、−組の複数のＲＡＭとともに実
装される複数のバイパスコンデンサのうち、１つがジャ
ンパとしての機能を果たせばよい。この場合には、第２
図の接続点７の電位Ｖ２に基づいてＣＰＵに与えられる
信号は、その−組のＲＡＭが実装されたことを示すこと
になる。 以上本発明の実施例について説明したが、本発明はこう
した実施例に同等限定されるものではな（、本発明の要
旨を逸脱しない範囲において、種々なる態様で実施し得
ることは勿論である。 例えば、この発明を、水晶発振器等の発振器（クロック
）を設置することによってＣＰＵのクロック周波数を変
更可能な電子回路に適用することができる。この場合に
は、発振器を表面実装型素子とし、発振器の端子部とプ
リント基板上のランドとでジャンパパターンを形成する
。そして、上記実施例と同様に、このジャンパパターン
に従って生成された信号に基づいて、その発振器のクロ
ック周波数を指示する信号が他の回路（例えば他のＣＰ
Ｕ）に与えられる。 なお、ジャンパパターンを含めた周辺回路は、第２図に
示すような回路に限らず、一般に、ジャンパ部を有する
回路であればどのようなものでもよい。 上記実施例では、表面実装型の素子として、コンデンサ
を用いた電子回路の例について説明したが、本発明は、
上述した発振素子や抵抗器などの他の表面実装型素子を
用いた電子回路にも適用できる。 なお、表面実装型素子の端子部は、その全周にわたって
形成されている必要はなく、２つの分離されたランドを
接続できるような、ある程度の面積を有する端子部であ
ればよい。 第１図および第２図の例では、１つの端子部３１がジャ
ンパパターンを形成していたが、一般に、表面実装型素
子が複数の端子部を有する場合には、少な（とも一つの
端子部がジャンパパターンを形成していればよい。従っ
て、両側の端子部をそれぞれジャンパパターンの形成に
利用することも可能である。 【発明の効果］ 以上詳述したように、本発明の電子回路によれば、メモ
リ、演算素子等の回路素子と、該回路素子の周辺回路を
構成する抵抗器、コンデンサ、発振素子等の表面実装型
素子とが回路基板上に実装されており、回路基板上のパ
ターンと表面実装型素子の少なくとも一つの端子部とに
よってジャンパパターンを形成しているので、専用のジ
ャンパ素子を用いることなくジャンパ機能を実現するこ
とができるという効果がある。この結果、部品点数や組
立工数の低減を図ることができ、更にジャンパパターン
の設定の誤りをなくすることができるという利点も得ら
れる。
第１図は、この発明の一実施例としての電子回路を示す
斜視図、 第２図は、電子回路の電気的構成を示すブロック図であ
る。 １・・・プリント基板 ２・・・ＲＡＭ３・・・
バイパスコンデンサ ６・・・配線 ７・・・接続点２１・・
・リード ３１．３２・・・端子部４１．５１，５２
．５３・・・ランド Ｒ１・・・プルアップ用抵抗器 ｖＣＣ・・・電源
斜視図、 第２図は、電子回路の電気的構成を示すブロック図であ
る。 １・・・プリント基板 ２・・・ＲＡＭ３・・・
バイパスコンデンサ ６・・・配線 ７・・・接続点２１・・
・リード ３１．３２・・・端子部４１．５１，５２
．５３・・・ランド Ｒ１・・・プルアップ用抵抗器 ｖＣＣ・・・電源
Claims (1)
- 【特許請求の範囲】 １ メモリ，演算素子等の回路素子と、 該回路素子の周辺回路を構成する抵抗器，コンデンサ，
発振素子等の表面実装型素子と、該回路素子および表面
実装型素子が実装され、前記表面実装型素子が実装され
たとき、該表面実装型素子の少なくとも一つの端子部に
よりジャンパパターンが形成される回路基板と を備えた電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320371A JPH0777290B2 (ja) | 1990-11-24 | 1990-11-24 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320371A JPH0777290B2 (ja) | 1990-11-24 | 1990-11-24 | 電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192389A true JPH04192389A (ja) | 1992-07-10 |
| JPH0777290B2 JPH0777290B2 (ja) | 1995-08-16 |
Family
ID=18120731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320371A Expired - Fee Related JPH0777290B2 (ja) | 1990-11-24 | 1990-11-24 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777290B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379189A (en) * | 1992-11-03 | 1995-01-03 | Smiths Industries Limited Company | Electrical assemblies |
| WO1996031891A1 (en) * | 1995-04-03 | 1996-10-10 | Hotze Jeffrey C | Method and apparatus for assembling polarized electrical devices on a printed circuit board and for testing the assembled combination |
| EP0920242A1 (de) * | 1997-11-28 | 1999-06-02 | WABCO GmbH | Schaltungsanordnung zum Schutz eines elektrischen Bauteils vor einem elektrischen Potential |
| WO2000055875A1 (en) * | 1999-03-16 | 2000-09-21 | Maxwell Energy Products | Low inductance four terminal capacitor lead frame |
| JP2011159762A (ja) * | 2010-01-29 | 2011-08-18 | Toshiba Corp | 電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246858A (ja) * | 1987-04-01 | 1988-10-13 | Nec Corp | 半導体装置 |
-
1990
- 1990-11-24 JP JP2320371A patent/JPH0777290B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246858A (ja) * | 1987-04-01 | 1988-10-13 | Nec Corp | 半導体装置 |
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| EP0920242A1 (de) * | 1997-11-28 | 1999-06-02 | WABCO GmbH | Schaltungsanordnung zum Schutz eines elektrischen Bauteils vor einem elektrischen Potential |
| WO2000055875A1 (en) * | 1999-03-16 | 2000-09-21 | Maxwell Energy Products | Low inductance four terminal capacitor lead frame |
| JP2011159762A (ja) * | 2010-01-29 | 2011-08-18 | Toshiba Corp | 電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777290B2 (ja) | 1995-08-16 |
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