JPH0636640Y2

JPH0636640Y2 - ノイズ対策用回路基板

Info

Publication number: JPH0636640Y2
Application number: JP1917289U
Authority: JP
Inventors: 義樹城地; 慎一長谷野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-02-21
Filing date: 1989-02-21
Publication date: 1994-09-21
Anticipated expiration: 2004-02-21
Also published as: JPH02110399U

Description

【考案の詳細な説明】本考案ノイズ対策用回路基板の詳細を以下の項目に従っ
て説明する。

A.産業上の利用分野 B.考案の概要 C.従来技術 D.考案が解決しようとする課題 E.課題を解決するための手段 F.実施例［第１図乃至第５図］Ｆ−1.第１の実施例［第１図乃至第３図］ a.構造［第１図、第２図］ b.作用［第３図］Ｆ−2.第２の実施例［第４図、第５図］ G.考案の効果（A.産業上の利用分野）本考案は新規なノイズ対策用回路基板に関する。詳しく
は、基板を誘電性材料により形成し、これを一対の導体
パターン間に介在させることによってRCフィルタを構成
するコンデンサとして利用することによってノイズ対
策、特に雑音源であるICの電磁干渉をフィルタリングに
より防止することができ、しかも、このために部品搭載
率の著しい低下を招くことがなく、基板サイズの小型
化、延いては装置の小型化に対応し得る新規なノイズ対
策用回路基板を提供しようとするものである。

（B.考案の概要）本考案ノイズ対策用回路基板は、ICを実装するためのマ
ウント用パターンと、該マウント用パターンに囲まれた
領域内にグランドパターンが形成されると共に、マウン
ト用パターンに抵抗を介して接続される導体パターンが
形成されたノイズ対策用回路基板であって、基板部を誘
電性材料により形成し、これが導体パターンのうちグラ
ンドパターンに相対向した部分とグランドパターンとの
間に介在されるようにして上記抵抗とともにノイズフィ
ルタを形成したものであり、これによってICの高速化に
伴ない雑音源たるICから発生される有害な高周波ノイズ
成分の低減を部品搭載率の著しい低下を伴なうことなく
実現することができる。

（C.従来技術）近時におけるICの大規模集積化や高速化に伴ない、マイ
クロプロセッサ等の制御用ICを搭載する機器が増加し、
このような傾向は携帯用機器等の小型化にも一役を担っ
ている。

ところで、IC、特に高集積化されたディジタルICを用い
るような場合には、その消費電力や発熱の低減等の要請
に基づき、高い周波数のクロック信号によりICを必要以
上に高速動作させるといったことがなされるようになっ
ている。

従って、パネル信号の急峻な立ち上がりや立ち下がりの
際に高い周波数成分を有する電流が流れ、ICが雑音源と
なり雑音端子電圧や不要輻射を招き、他の回路の誤動作
等を誘発してしまうといった問題がある。

そこで、このためのノイズ対策としては各種各様の方法
が考え出されており、電磁干渉（EMI）対策としては、
例えば、シールディングやフィルタリング等がある。

（D.考案が解決しようとする課題）しかしながら、上記したような方法にあってはノイズ対
策を構じること自体がICの表面実装化技術によってもた
らされる部品搭載率の向上と真向うから対立してしまう
という問題がある。

例えば、シールディングを行なう場合にはシール用材の
設置スペースの確保が必要となり、また、フィルタリン
グとしてICの各ピン端子にEMI対策用のフィルタ素子を
接続するにしてもICの高集積化はICのピン数の増加を伴
なうので、これに接続するフィルタ素子も膨大な数とな
り結果的にそのための取付スペースを要し、また、ICに
おける隣接ピン端子間のピッチも小さいので、極小型の
フィルタ素子を用いたとしてもICの周囲に多数のフィル
タ素子を配設することは非常に困難であり、基板コスト
の上昇を招くことにもなる。

（E.課題を解決するための手段）そこで、本考案ノイズ対策用回路基板は上記した課題を
解決するために、ICを実装するためのマウント用パター
ンに囲まれた領域内にグランドパターンが形成すると共
に、マウント用パターンに抵抗を介して接続される導体
パターンを形成し、誘電性材料でできた基板部が上記導
体パターンのうちグランドパターンに相対向した部分と
グランドパターンとの間に介在されるようにして上記抵
抗と共にRCフィルタを構成するコンデンサとして利用し
たものである。

従って、本考案によれば、上記ノイズフィルタによっ
て、ICを高速で動作させるような場合につきまとう高周
波ノイズ成分の低減が可能であり、しかもノイズフィル
タを設けることによって基板上におけるICの実質的占有
面積（つまりノイズフィルタの設置面積とIC本体の有す
る占有面積との和）を著しく拡大することがないので、
部品搭載率の著しい低下やコスト上昇を招くことなくノ
イズ対策を施すことができる。

（F.実施例）［第１図乃至第５図］以下に、本考案ノイズ対策用回路基板の詳細を図示した
各実施例に従って説明する。

（Ｆ−1.第１の実施例）［第１図乃至第３図］第１図乃至第３図は本考案ノイズ対策用回路基板を両面
基板に適用した実施例１を示すものである。

（a.構造）［第１図、第２図］図中２は基板部であり、所定の誘電率を有する材料によ
り形成されている。

３、３、・・・はマウント用パターンであり、上記基板
部２の一方の面2aにおいて四角形状のフラットパッケー
ジIC4の各信号ピン端子５、５、・・・に対応するよう
に配置されている。尚、このIC4としてはＣ−MOSのディ
ジタルICや、TTLIC、あるいは両者の混在するディジタ
ル及びアナログ回路を集積化したIC等が用いられ、該IC
4は上記マウント用パターン３、３、・・・上に表面実
装される。

６はグランドパターンであり、やはり、基板部２の一方
の面2aにおいてマウント用パターン３、３、・・・に囲
まれた領域７内に形成されている。

８、８、・・・は信号線パターンであり、該信号線パタ
ーン８、８、・・・のうち基板面2a側の部分8a、8a、・
・・がマウント用パターン３、３、・・・の近傍に各々
形成されており、また、基板部２の他方の面2b側の部分
8b、8b、・・・の少なくともその一部が基板部２を挟ん
でグランドパターン６に対向するように形成されてい
る。

９、９、・・・はマウント用パターン３、３、・・・と
信号線パターン８、８、・・・の部分8a、8a、・・・と
の間に形成された印刷抵抗である。

（b.作用）［第３図］しかして、上記したノイズ対策用回路基板１にあっては
信号線パターン８、８、・・・の部分8b、8b、・・・と
グランドパターン６との間に対向面積や基板部２の有す
る誘電率及びその厚さにより規定される静電容量をもっ
たコンデンサ10、10、・・・が形成されることになり、
よって、第３図に示すようにIC4の入出力を含む信号ピ
ン端子５、５、・・・の各々に印刷抵抗９、９、・・・
と上記コンデンサ10、10、・・・とによるRCローパスフ
ィルタが形成されることになりEMI対策としてのフィル
タリングがIC4の基板上における占有面積の著しい増加
を招くことなく実現される。

（Ｆ−2.第２の実施例）［第４図、第５図］第４図及び第５図は本考案ノイズ対策用回路基板の第２
の実施例1Aを示すものであり、これは本考案ノイズ対策
用回路基板を多層基板に適用した場合の実施の一例を示
している。尚、この第２の実施例1Aにおける各部の説明
に関しては前記した第１の実施例１と相違する部分につ
いてのみ行ない、相違しない部分についてはその各部に
第１の実施例１における同様の部分に使用した符号と同
じ符号を付することによってその説明を省略する。

11は基板部であり、所定の誘電率をもった誘電体により
形成されており、例えば、セラミック基板が用いられ
る。

12、12、・・・は信号線パターンであり、基板部11の一
方の面11a側に形成された部分12a、12a、・・・がやは
りマウント用パターン３、３、・・・の近傍に形成され
ており、また、これらの部分12a、12a・・・と基板部11
の他方の面11b側の部分12b、12b、・・・との間にはグ
ランドパターン６との間隔（これをｄとする）が所定値
になるように基板部11内に埋設された内部パターン12
c、12c、・・・が形成されている。よって、第５図に点
線で示すように、そして、この内部パターン12c、12c、
・・・とIC4の下部領域７内に設けられたグランドパタ
ーン６との間にコンデンサ13、13、・・・が形成される
ことになり、各々の静電容量の値は上記した間隔ｄを基
板部11内の各所において予め所定の値、例えば、第５図
に示すｄ′のように設計し得るので、印刷抵抗９の抵抗
値がICの入出力特性による制約を受けてもRCローパスフ
ィルタのカットオフ周波数をある程度の範囲で制御する
ことが可能である。

また、このようなRCローパスフィルタを設けることが基
板部11の他方の面11b側におけるパターンの形成効率の
低下をもたらすようなこともない。

（G.考案の効果）以上に記載したところから明らかなように、本考案ノイ
ズ対策用回路基板は、ICを実装するためのマウント用パ
ターンと、該マウント用パターンに囲まれた領域内にグ
ランドパターンが形成されると共に、マウント用パター
ンに抵抗を介して接続される導体パターンが形成された
ノイズ対策用回路基板であって、基板部を誘電性材料に
より形成し、これが導体パターンのうちグランドパター
ンに相対向した部分とグランドパターンとの間に介在さ
れるようにして上記抵抗とともにノイズフィルタを形成
したことを特徴とする。

従って、本考案によれば、上記ノイズフィルタによっ
て、ICを高速で動作させるような場合につきまとう高周
波ノイズ成分の低減が可能であり、しかもノイズフィル
タを設けることが基板上におけるICの実質的占有面積
（つまりノイズフィルタの設置面積とIC本体の有する占
有面積との和）を著しく拡大させることがないので、部
品搭載率低下の著しい低下やコスト上昇を招くことなく
ノイズ対策を施すことができる。

尚、前記した実施例においては信号線パターンのみにRC
フィルタを接続するようにしたが、これは電源端子には
通常LCフィルタしか用いることができない場合が多いた
めこのようにしただけであり、また、RCフィルタを構成
する抵抗として基板部の表面に印刷する印刷抵抗を用い
た例を示したが、本考案ノイズ対策用回路基板の技術的
範囲がこのようなもののみに狭く解釈されるわけではな
く、例えば、４層以上の多層基板内部に抵抗パターンを
予め形成するようにしても良く、本考案の趣旨を逸脱し
ない限度での各種の態様が可能であることは勿論であ
る。

【図面の簡単な説明】

第１図乃至第３図は本考案ノイズ対策用回路基板の第１
の実施例を示しており、第１図は一部を切り欠いて示す
斜視図、第２図は要部の拡大端面図、第３図は回路図、
第４図及び第５図は本考案ノイズ対策用回路基板の第２
の実施例を示しており、第４図は一部を切り欠いて示す
斜視図、第５図は要部の拡大端面図である。符号の説明１……ノイズ対策用回路基板、２……基板部、３……マウント用パターン、４……IC、６……グランドパターン、８……導体パターン、 8b……グランドパターンに相対向した部分、９……抵抗、９、10……ノイズフィルタ、 1A……ノイズ対策用回路基板、 11……基板部、 12……導体パターン、 12c……グランドパターンに相対向した部分、９、13……ノイズフィルタ

Claims

【実用新案登録請求の範囲】

【請求項１】ICを実装するためのマウント用パターン
と、該マウント用パターンに囲まれた領域内にグランド
パターンが形成されると共に、マウント用パターンに抵
抗を介して接続される導体パターンが形成されたノイズ
対策用回路基板であって、基板部を誘電性材料により形成し、これが導体パターン
のうちグランドパターンに相対向した部分とグランドパ
ターンとの間に介在されるようにして上記抵抗とともに
ノイズフィルタを形成したことを特徴とするノイズ対策用回路基板