JPH04180623A - 薄膜パターンの形成方法 - Google Patents
薄膜パターンの形成方法Info
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- JPH04180623A JPH04180623A JP30946390A JP30946390A JPH04180623A JP H04180623 A JPH04180623 A JP H04180623A JP 30946390 A JP30946390 A JP 30946390A JP 30946390 A JP30946390 A JP 30946390A JP H04180623 A JPH04180623 A JP H04180623A
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は薄膜パターンの形成方法に関する。
［従来の技術］
半導体薄膜や金属薄膜等をエツチングしてパターンを形
成する場合、通常はフォトレジストをマスクとしてエツ
チングしている。
成する場合、通常はフォトレジストをマスクとしてエツ
チングしている。
［解決しようとする課題］
しかしながら、上記従来のパターン形成方法では、エツ
チング後の薄膜パターンのエツジか急峻になり、そのた
め段差被覆性が悪くなるという問題があった。
チング後の薄膜パターンのエツジか急峻になり、そのた
め段差被覆性が悪くなるという問題があった。
本発明の目的は、薄膜パターンのエツジ部分で多段階に
段差を形成し、段差被覆性に優れた薄膜パターンの形成
方法を提供することである。
段差を形成し、段差被覆性に優れた薄膜パターンの形成
方法を提供することである。
［課題を解決するための手段］
本発明に係わる薄膜パターンの形成方法は、薄膜上にフ
ォトレジストパターンを形成する工程と、上記フォトレ
ジストパターンをマスクとして上記薄膜をエツチングす
る工程と、酸素プラズマ処理ニヨり上記フォトレジスト
パターンを縮小する工程と、縮小された上記フォトレジ
ストパターンをマスクとして上記薄膜を再エツチングす
る工程とからなる。
ォトレジストパターンを形成する工程と、上記フォトレ
ジストパターンをマスクとして上記薄膜をエツチングす
る工程と、酸素プラズマ処理ニヨり上記フォトレジスト
パターンを縮小する工程と、縮小された上記フォトレジ
ストパターンをマスクとして上記薄膜を再エツチングす
る工程とからなる。
［実施例］
以下、第１図（Ａ）〜（Ｆ）を参照して本発明の詳細な
説明をする。
説明をする。
第１図（Ａ）〜（Ｆ）は、薄膜フォトセンサの製造工程
を示した断面図である。
を示した断面図である。
透明基板１にはガラスが用いられる。下層電極２にはＩ
ＴＯ（インジウム ティン オキサイド）等の透明薄膜
が用いられる。非晶質シリコン層３ａ〜３ｆは薄膜状に
形成されている。フォトレジストパターン４ａ〜４ｄに
はポジ型のフォトレジストが用いられる。上層電極５に
はクロムやアルミニウム等の金属薄膜が用いられる。
ＴＯ（インジウム ティン オキサイド）等の透明薄膜
が用いられる。非晶質シリコン層３ａ〜３ｆは薄膜状に
形成されている。フォトレジストパターン４ａ〜４ｄに
はポジ型のフォトレジストが用いられる。上層電極５に
はクロムやアルミニウム等の金属薄膜が用いられる。
つぎに、第１図（Ａ）〜（Ｆ）に基いて製造工程につい
て述べる。
て述べる。
（Ａ）透明基板１上に所定形状の下層電極２（層厚１０
１００ｎを形成した後、プラズマＣＶＤ法を用いて非晶
質シリコン層３ａ（層厚８００ｎｍ）を形成する。非晶
質シリコン層３ａを島状にパターン形成するために、非
晶質シリコン層３ａ上にフォトレジストパターン４ａ（
層厚２００Ｑｎｍ）を形成する。
１００ｎを形成した後、プラズマＣＶＤ法を用いて非晶
質シリコン層３ａ（層厚８００ｎｍ）を形成する。非晶
質シリコン層３ａを島状にパターン形成するために、非
晶質シリコン層３ａ上にフォトレジストパターン４ａ（
層厚２００Ｑｎｍ）を形成する。
（Ｂ）フォトレジストパターン４ｂをマスクとして、プ
ラズマドライエツチング法により非晶質シリコン層３ｂ
を４００ｎｍだけエツチングする。
ラズマドライエツチング法により非晶質シリコン層３ｂ
を４００ｎｍだけエツチングする。
その結果、エツチングされた部分の非晶質シリコン層３
ｂの層厚は４００ｎｍになる。エツチングガスには、Ｃ
Ｆ４ガスに数パーセントの０２ガスを混入したものを用
いる。０２ガスを混入したことにより、非晶質シリコン
層３ｂの段差部分はテーパー状となる。
ｂの層厚は４００ｎｍになる。エツチングガスには、Ｃ
Ｆ４ガスに数パーセントの０２ガスを混入したものを用
いる。０２ガスを混入したことにより、非晶質シリコン
層３ｂの段差部分はテーパー状となる。
（Ｃ）０２ガスのプラズマ雰囲気中でフォトレジストパ
ターン４Ｃをアッシング処理し、フォトレジストパター
ン４Ｃの層厚を１０００ 、ｎ ｍにする。このときフ
ォトレジストパターン４Ｃの周辺は、内側方向に５００
〜１１０００ｎ程度エツチングされる。その結果、フォ
トレジストパターン４ｃはその分だけ縮小されることに
なる。
ターン４Ｃをアッシング処理し、フォトレジストパター
ン４Ｃの層厚を１０００ 、ｎ ｍにする。このときフ
ォトレジストパターン４Ｃの周辺は、内側方向に５００
〜１１０００ｎ程度エツチングされる。その結果、フォ
トレジストパターン４ｃはその分だけ縮小されることに
なる。
（Ｄ）縮小したフォトレジストパターン４ｄをマスクと
して、プラズマドライエツチング法により非晶質シリコ
ン層３ｄを４００ｎｍだけエツチングし、非晶質シリコ
ン層３ｄの島状パターンを形成する。したがって、上記
（Ｂ）の工程で層厚が４００ｎｍに減少している部分で
は、非晶質シリコン層３ｄはすべて除去されることにな
る。また、上記（Ｃ）の工程で新たに露出した部分（フ
ォトレジストパターン４ｄでマスクされていない部分）
では、非晶質シリコン層３ｄの層厚は４００ｎｍになる
。エツチングガスには、ＣＦ４ガスに数パーセントの０
２ガスを混入したものを用いる。０２ガスを混入したこ
とにより、非晶質シリコン層３ｄの段差部分はテーパー
状となる。
して、プラズマドライエツチング法により非晶質シリコ
ン層３ｄを４００ｎｍだけエツチングし、非晶質シリコ
ン層３ｄの島状パターンを形成する。したがって、上記
（Ｂ）の工程で層厚が４００ｎｍに減少している部分で
は、非晶質シリコン層３ｄはすべて除去されることにな
る。また、上記（Ｃ）の工程で新たに露出した部分（フ
ォトレジストパターン４ｄでマスクされていない部分）
では、非晶質シリコン層３ｄの層厚は４００ｎｍになる
。エツチングガスには、ＣＦ４ガスに数パーセントの０
２ガスを混入したものを用いる。０２ガスを混入したこ
とにより、非晶質シリコン層３ｄの段差部分はテーパー
状となる。
（Ｅ）フォトレジストをすべて剥離する。非晶質シリコ
ン層３ｅの層厚は、その外周に沿った部分（幅５００〜
１０００ ｎ ｍ程度）で４００ｎｍ。
ン層３ｅの層厚は、その外周に沿った部分（幅５００〜
１０００ ｎ ｍ程度）で４００ｎｍ。
それ以外の部分（外周部分の内側）では８０００ｍとな
っている。
っている。
（Ｆ）非晶質シリコン層３ｆおよび透明基板１上に所定
形状の上層電極５（層厚２００ｎｍ）を形成する。非晶
質シリコン層３ｆのエツジ部分では２段階に段差が形成
され、その段差はいずれも４００ｎｍである。したがっ
て、非晶質シリコン層３ｆの層厚が８００ｎｍあるにも
かかわらす、上層電極５は実質的に４００ｎｍの段差を
被覆すればよい。
形状の上層電極５（層厚２００ｎｍ）を形成する。非晶
質シリコン層３ｆのエツジ部分では２段階に段差が形成
され、その段差はいずれも４００ｎｍである。したがっ
て、非晶質シリコン層３ｆの層厚が８００ｎｍあるにも
かかわらす、上層電極５は実質的に４００ｎｍの段差を
被覆すればよい。
以上の工程により、フォトセンサの基本構造が形成され
る。
る。
なお、本実施例ではフォトレジストパターンの縮小工程
（上記（Ｃ）の工程に相当）は１回であったが、この工
程は２回以上でもよい。例えばこの縮小工程を２回行え
ば、非晶質シリコン層のエツジ部分では３段階に段差が
形成される。
（上記（Ｃ）の工程に相当）は１回であったが、この工
程は２回以上でもよい。例えばこの縮小工程を２回行え
ば、非晶質シリコン層のエツジ部分では３段階に段差が
形成される。
また、本実施例では非晶質シリコン薄膜を例に説明した
が、本発明における薄膜パターンの形成方法は、半導体
薄膜、絶縁薄膜、金属薄膜等に適用可能である。
が、本発明における薄膜パターンの形成方法は、半導体
薄膜、絶縁薄膜、金属薄膜等に適用可能である。
［効果］
本発明における薄膜パターンの形成方法では、薄膜パタ
ーンのエツジ部分で多段階に段差が形成されるので、段
差被覆性に優れた薄膜パターンを形成することができる
。
ーンのエツジ部分で多段階に段差が形成されるので、段
差被覆性に優れた薄膜パターンを形成することができる
。
第１図（Ａ）〜（Ｆ）は本発明の実施例であり、薄膜フ
ォトセンサの製造工程を示した断面図である。 ３８〜３ｆ・・・薄膜 ４ａ〜４ｄ・・・フォトレジストパターン以上 出願人 株式会社 精 工 舎
ォトセンサの製造工程を示した断面図である。 ３８〜３ｆ・・・薄膜 ４ａ〜４ｄ・・・フォトレジストパターン以上 出願人 株式会社 精 工 舎
Claims (1)
- 【特許請求の範囲】 薄膜上にフォトレジストパターンを形成する工程と、 上記フォトレジストパターンをマスクとして上記薄膜を
エッチングする工程と、 酸素プラズマ処理により上記フォトレジストパターンを
縮小する工程と、 縮小された上記フォトレジストパターンをマスクとして
上記薄膜を再エッチングする工程とからなる薄膜パター
ンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30946390A JPH04180623A (ja) | 1990-11-15 | 1990-11-15 | 薄膜パターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30946390A JPH04180623A (ja) | 1990-11-15 | 1990-11-15 | 薄膜パターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180623A true JPH04180623A (ja) | 1992-06-26 |
Family
ID=17993297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30946390A Pending JPH04180623A (ja) | 1990-11-15 | 1990-11-15 | 薄膜パターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110026656A (ko) * | 2009-09-08 | 2011-03-16 | 엘지디스플레이 주식회사 | 임프린트용 몰드의 제조 방법 및 그 임프린트용 몰드를 이용한 액정 표시 패널의 제조 방법 |
-
1990
- 1990-11-15 JP JP30946390A patent/JPH04180623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110026656A (ko) * | 2009-09-08 | 2011-03-16 | 엘지디스플레이 주식회사 | 임프린트용 몰드의 제조 방법 및 그 임프린트용 몰드를 이용한 액정 표시 패널의 제조 방법 |
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