JPH04177887A - 半導体レーザ素子及びその製造方法 - Google Patents
半導体レーザ素子及びその製造方法Info
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- JPH04177887A JPH04177887A JP2306454A JP30645490A JPH04177887A JP H04177887 A JPH04177887 A JP H04177887A JP 2306454 A JP2306454 A JP 2306454A JP 30645490 A JP30645490 A JP 30645490A JP H04177887 A JPH04177887 A JP H04177887A
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- H01S5/2205—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers
- H01S5/2206—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers based on III-V materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体レーザ素子及びその製造方法に関わる
ものである。
ものである。
（従来の技術）
従来の半導体レーザ素子の外観を、第５図に示す。Ａ
ｕ Ｇ ｅ ／ Ａ ｕ合金から成るｎ側電極１０上に
、ｎ型ＧａＡｓ基板１が設けられ、その表面上に、ｎ型
ＩｎＧａＡＩＰクラッド層２、ＩｎＧａＰ活性層３、ｐ
型Ｉ ｎＧａＡｌ Ｐクラッド層４、ｐ型ＩｎＧａＰ層
５、ｎ型ＧａＡｓ電流ブロック層６、ｐ型ＧａＡｓキャ
ップ層７が順に形成されている。そしてｐ型ＧａＡｓキ
ャップ層７の表面に、Ａ ｕ Ｚ ｎ ／ Ａ ｕ合金
から成るｐ側電極１１が形成されている。この素子は、
発光出力を高くするためダブルヘテロ構造となっている
。
ｕ Ｇ ｅ ／ Ａ ｕ合金から成るｎ側電極１０上に
、ｎ型ＧａＡｓ基板１が設けられ、その表面上に、ｎ型
ＩｎＧａＡＩＰクラッド層２、ＩｎＧａＰ活性層３、ｐ
型Ｉ ｎＧａＡｌ Ｐクラッド層４、ｐ型ＩｎＧａＰ層
５、ｎ型ＧａＡｓ電流ブロック層６、ｐ型ＧａＡｓキャ
ップ層７が順に形成されている。そしてｐ型ＧａＡｓキ
ャップ層７の表面に、Ａ ｕ Ｚ ｎ ／ Ａ ｕ合金
から成るｐ側電極１１が形成されている。この素子は、
発光出力を高くするためダブルヘテロ構造となっている
。
そして、ｐ側電極１１とｎ側電極１０との間に電圧を印
加させて電流を流すと、第５図において結晶臂開面であ
る一対の側面Ａからレーザ光が放出される。
加させて電流を流すと、第５図において結晶臂開面であ
る一対の側面Ａからレーザ光が放出される。
このような半導体レーザ素子は、第６図に示されるよう
に、銅（Ｃｕ）に金（Ａｕ）メツキが施されたステム１
３に固定された状態で用いられる。
に、銅（Ｃｕ）に金（Ａｕ）メツキが施されたステム１
３に固定された状態で用いられる。
ｐ側電極１１の表面が、インジウム（Ｉｎ）、あるいは
鉛（ｐ ｂ）−錫（Ｓｎ）合金等の低融点金属から成る
融着剤１２によってステム１３上に固定されている。
鉛（ｐ ｂ）−錫（Ｓｎ）合金等の低融点金属から成る
融着剤１２によってステム１３上に固定されている。
（発明が解決しようとする課題）
ところが従来の素子には、結晶臂開面Ａと直交する一対
の側面Ｂにおいて、融着剤１２が這い上がって短絡が発
生するという問題かあった。第７図に、この融着剤１２
の這い上がり現象を示す。
の側面Ｂにおいて、融着剤１２が這い上がって短絡が発
生するという問題かあった。第７図に、この融着剤１２
の這い上がり現象を示す。
ステム゛１３とｐ側電極１１とを固定している導電性の
融着剤１２が、ｐ型ＩｎＧａＡＩＰクラ・ンド層４まで
這い上がっており、ｐ側電極１１との間で短絡が生じる
。
融着剤１２が、ｐ型ＩｎＧａＡＩＰクラ・ンド層４まで
這い上がっており、ｐ側電極１１との間で短絡が生じる
。
特に、比熱抵抗が高いＩｎＧａＡＩＰを材料として用い
る赤色半導体レーザ素子においては、ｐ側電極１１から
ＩｎＧａＰ活性層３までの距離を極力短くする必要があ
る。従ってこのような短絡による不良は、従来は数多く
発生しており、歩留まりの低下を招いていた。
る赤色半導体レーザ素子においては、ｐ側電極１１から
ＩｎＧａＰ活性層３までの距離を極力短くする必要があ
る。従ってこのような短絡による不良は、従来は数多く
発生しており、歩留まりの低下を招いていた。
本発明は上記事情に鑑みてなされたものであり、素子の
側面を融着剤が這い上り、電極とクラッド層との間に短
絡が発生するのを防止して、歩留まりの向上に寄与する
ことができる半導体レーザ素子及びその製造方法を提供
することを目的とする。
側面を融着剤が這い上り、電極とクラッド層との間に短
絡が発生するのを防止して、歩留まりの向上に寄与する
ことができる半導体レーザ素子及びその製造方法を提供
することを目的とする。
（課題を解決するための手段）
本発明の半導体レーザ素子は、一導電型の基板と、基板
上に形成された一導電型の第１のクラッド層と、第１の
クラッド層上に形成された一導電型又は逆導電型の活性
層と、活性層上に形成された逆導電型の第２のクラッド
層と、第２のクラッド層上に形成された一導型の電流ブ
ロック層と、電流ブロック層上に形成された逆導電型の
オーミック層とを有し、基板の面にほぼ直交する少なく
とも一対の側面が結晶剪開面であるダブルヘテロ型の半
導体レーザ素子における一対の側面で、オーミック層の
端部が第２のクラッド層の側面を少なくとも途中まで覆
っていることを特徴としている。
上に形成された一導電型の第１のクラッド層と、第１の
クラッド層上に形成された一導電型又は逆導電型の活性
層と、活性層上に形成された逆導電型の第２のクラッド
層と、第２のクラッド層上に形成された一導型の電流ブ
ロック層と、電流ブロック層上に形成された逆導電型の
オーミック層とを有し、基板の面にほぼ直交する少なく
とも一対の側面が結晶剪開面であるダブルヘテロ型の半
導体レーザ素子における一対の側面で、オーミック層の
端部が第２のクラッド層の側面を少なくとも途中まで覆
っていることを特徴としている。
このような半導体レーザ素子は、一導電型の基板上に、
一導電型の第１のクラッド層、一導電型又は逆導電型の
活性層、逆導電型の第２のクラッド層、一導電型の電流
ブロック層を順次形成していく工程と、電流ブロック層
に電流狭窄用溝を形成し、電流ブロック層から第２のク
ラッド層の少なくとも途中までに渡って素子分離用溝を
形成する工程と、電流ブロック層上に逆導電型のオーミ
ック層を形成する工程とを備え、素子分離用溝で劈開さ
せると、基板の面にほぼ直交する一対の側面で、オーミ
ック層の端部が前記第２のクラッド層の側面を少なくと
も途中まで覆うことを特徴とする製造方法により製造す
ることが可能である。
一導電型の第１のクラッド層、一導電型又は逆導電型の
活性層、逆導電型の第２のクラッド層、一導電型の電流
ブロック層を順次形成していく工程と、電流ブロック層
に電流狭窄用溝を形成し、電流ブロック層から第２のク
ラッド層の少なくとも途中までに渡って素子分離用溝を
形成する工程と、電流ブロック層上に逆導電型のオーミ
ック層を形成する工程とを備え、素子分離用溝で劈開さ
せると、基板の面にほぼ直交する一対の側面で、オーミ
ック層の端部が前記第２のクラッド層の側面を少なくと
も途中まで覆うことを特徴とする製造方法により製造す
ることが可能である。
（作 用）
半導体レーザ素子を動作させる場合には、融着剤により
搭載させるべき台上に固定されるが、オーミック層の端
部が第２のクラッド層の側面を少なくとも途中まで覆っ
ていることにより、融着剤か素子の側面を這い上がって
も第２のクラッド層までは付着せず、短絡が防止される
。
搭載させるべき台上に固定されるが、オーミック層の端
部が第２のクラッド層の側面を少なくとも途中まで覆っ
ていることにより、融着剤か素子の側面を這い上がって
も第２のクラッド層までは付着せず、短絡が防止される
。
また本発明の製造方法により製造された半導体レーザ素
子は、素子分離用溝で劈開されると、第２のクラッド層
の少なくとも途中までがオーミック層の端部て覆われた
状態になるため、やはり融着剤が素子の側面を這い上か
っても第２のクラッド層にまでは到達せず、短絡が防止
される。
子は、素子分離用溝で劈開されると、第２のクラッド層
の少なくとも途中までがオーミック層の端部て覆われた
状態になるため、やはり融着剤が素子の側面を這い上か
っても第２のクラッド層にまでは到達せず、短絡が防止
される。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。第１図に、本実施例による半導体レーザ素子を、ス
テム１３上に固定した状態を示す。
る。第１図に、本実施例による半導体レーザ素子を、ス
テム１３上に固定した状態を示す。
半導体素子を構成する各層は、第５図に示された従来の
素子と同様である。即ち、ｎ側電極１０とｎ側電極１１
との間に、ｎ型ＧａＡｓ基板１、ｎ型１ ｎＧａＡｌ
Ｐクラッド層２、ＩｎＧａＰ活性層３、ｐ型ＩｎＧａＡ
ＩＰクラッド層４、ｐ型ＩｎＧａＰ層５、ｎ型ＧａＡｓ
電流ブＯ−／り層６、ｐ型ＧａＡｓキャップ層７が順に
形成されている。
素子と同様である。即ち、ｎ側電極１０とｎ側電極１１
との間に、ｎ型ＧａＡｓ基板１、ｎ型１ ｎＧａＡｌ
Ｐクラッド層２、ＩｎＧａＰ活性層３、ｐ型ＩｎＧａＡ
ＩＰクラッド層４、ｐ型ＩｎＧａＰ層５、ｎ型ＧａＡｓ
電流ブＯ−／り層６、ｐ型ＧａＡｓキャップ層７が順に
形成されている。
そして従来の素子と異なるのは、結晶臂開面Ａと直交す
る一対の側面Ｂにおいて、ｐ型ＧａＡｓキャップ層７か
、ｎ型ＧａＡｓ電流ブロック層６、ｐ型１ｎＧａＰ層５
、さらにｐ型１ｎＧａＡＩＰクラッド層４に至るまで覆
っている点である。第１図に示されたように、ｎ側電極
１１の表面からｐ型１ｎＧａＡＩＰクラッド層４の途中
までの寸法ｄ２に渡って、ｐ型ＧａＡｓキャップ層７の
端部か覆っている。この距離ｄ２は、ｐ型ＩｎＧａＡＩ
Ｐクラッド層４とｐ型ＩｎＧａＰ層５との接合部までの
距離ｄｌよりも長い。
る一対の側面Ｂにおいて、ｐ型ＧａＡｓキャップ層７か
、ｎ型ＧａＡｓ電流ブロック層６、ｐ型１ｎＧａＰ層５
、さらにｐ型１ｎＧａＡＩＰクラッド層４に至るまで覆
っている点である。第１図に示されたように、ｎ側電極
１１の表面からｐ型１ｎＧａＡＩＰクラッド層４の途中
までの寸法ｄ２に渡って、ｐ型ＧａＡｓキャップ層７の
端部か覆っている。この距離ｄ２は、ｐ型ＩｎＧａＡＩ
Ｐクラッド層４とｐ型ＩｎＧａＰ層５との接合部までの
距離ｄｌよりも長い。
このため、ｎ側電極１１とステム１３とを接合する融着
剤１２が這い上がっても、ｐ型Ｉ ｎＧａＡＩＰクラッ
ド層４とｐ型電極１１との間で短絡が発生せず、歩留ま
りが向上する。特にこの実施例では、一対の側面Ｂにお
いてｐ型ＧａＡｓキャップ層７がｎ型１ ｎＧａＡ Ｉ
Ｐクラッド層４まで覆っているだけでなく、内側へ窪
んた形状をなしている。このため、融着剤１２の這い上
がりという現象自体を抑制することができ、ｐ型ＩｎＧ
ａＡＩＰクラッド層４にまで融着剤１２が付着するのを
より確実に防止することができる。
剤１２が這い上がっても、ｐ型Ｉ ｎＧａＡＩＰクラッ
ド層４とｐ型電極１１との間で短絡が発生せず、歩留ま
りが向上する。特にこの実施例では、一対の側面Ｂにお
いてｐ型ＧａＡｓキャップ層７がｎ型１ ｎＧａＡ Ｉ
Ｐクラッド層４まで覆っているだけでなく、内側へ窪
んた形状をなしている。このため、融着剤１２の這い上
がりという現象自体を抑制することができ、ｐ型ＩｎＧ
ａＡＩＰクラッド層４にまで融着剤１２が付着するのを
より確実に防止することができる。
次に、このような断面構造を有する半導体レーザ素子を
形成する本実施例による製造方法について説明する。第
２図に、この素子の断面を工程別に示す。
形成する本実施例による製造方法について説明する。第
２図に、この素子の断面を工程別に示す。
先ず第２図（ａ）に示されたように、シリコン（Ｓｌ）
をドーピングされたＧａＡｓ基板１の結晶面（００１）
上に、ＳＬを４ Ｘ １０’ｃ ｍ’の濃度でドーピン
グされたｎ型Ｉｎ （ＧａＯ，５０，３ ＡＩ、７）Ｐクラッド層２が、減圧Ｍ ｏ ＣＶ Ｄ法
により０．８μｍの膜厚に形成されている。さらにその
表面に、何もドーピングされていないＩｎＧａＰ活性層
３が、同じく減圧Ｍ ｏ ＣＶ Ｄ法により６００Ａの
膜厚に形成されている。
をドーピングされたＧａＡｓ基板１の結晶面（００１）
上に、ＳＬを４ Ｘ １０’ｃ ｍ’の濃度でドーピン
グされたｎ型Ｉｎ （ＧａＯ，５０，３ ＡＩ、７）Ｐクラッド層２が、減圧Ｍ ｏ ＣＶ Ｄ法
により０．８μｍの膜厚に形成されている。さらにその
表面に、何もドーピングされていないＩｎＧａＰ活性層
３が、同じく減圧Ｍ ｏ ＣＶ Ｄ法により６００Ａの
膜厚に形成されている。
ＩｎＧａＰ活性層３の表面に、亜鉛（Ｚｎ）が３ Ｘ
１０’ｃ ｍ−３の濃度でドーピングされたｐ型Ｉｎ
（Ｇａ Ａｌ ）’Ｐ層４が０．５
０．３ ０．７ ０．５０．８μｍの膜厚で
形成され、同じ（Ｚｎが３ Ｘ １０１７ｃ ｍ’の濃
度でドーピングされたｐ型ＩｎＧａＰ層５が６００人の
膜厚て形成され、さらにその表面に、Ｓｉが５ Ｘ １
０１８ｃ ｍ−３の濃度でドーピングされたｎ型ＧａＡ
ｓ電流ブロック層６が形成されている。
１０’ｃ ｍ−３の濃度でドーピングされたｐ型Ｉｎ
（Ｇａ Ａｌ ）’Ｐ層４が０．５
０．３ ０．７ ０．５０．８μｍの膜厚で
形成され、同じ（Ｚｎが３ Ｘ １０１７ｃ ｍ’の濃
度でドーピングされたｐ型ＩｎＧａＰ層５が６００人の
膜厚て形成され、さらにその表面に、Ｓｉが５ Ｘ １
０１８ｃ ｍ−３の濃度でドーピングされたｎ型ＧａＡ
ｓ電流ブロック層６が形成されている。
次に写真蝕刻法が用いられ、ｎ型ＧａＡｓ電流ブロック
層６の表面上にレジストが塗布される。
層６の表面上にレジストが塗布される。
形成されたレジスト膜に対し、露光及び現像処理が行わ
れてストライブ状の溝が形成される。この溝は、ｎ型Ｇ
ａＡｓ電流ブロック層６の結晶方向に沿う方向＜１１０
＞に延びており、幅が７μｍで１５０μｍの間隔をあけ
て形成される。
れてストライブ状の溝が形成される。この溝は、ｎ型Ｇ
ａＡｓ電流ブロック層６の結晶方向に沿う方向＜１１０
＞に延びており、幅が７μｍで１５０μｍの間隔をあけ
て形成される。
このレジスト膜をマスクとし、硫酸系のエッチャントで
ｎ型ＧａＡｓ電流ブロック層６のみがエツチングされ、
幅が７μｍの溝が１５０μｍの間隔をあけて形成される
。これらの溝は、本実施例特有の素子分離用溝９になる
ものと、従来の素子においても存在する電流狭窄用溝８
とが交互に形成されたものに相当する。この後、レジス
ト膜が剥離される。
ｎ型ＧａＡｓ電流ブロック層６のみがエツチングされ、
幅が７μｍの溝が１５０μｍの間隔をあけて形成される
。これらの溝は、本実施例特有の素子分離用溝９になる
ものと、従来の素子においても存在する電流狭窄用溝８
とが交互に形成されたものに相当する。この後、レジス
ト膜が剥離される。
再度写真蝕刻法か用いられ、ｎ型ＧａＡｓ電流ブロック
層６の表面にレジスト膜が形成される。
層６の表面にレジスト膜が形成される。
このレジスト膜に対して、露光及び現像処理が施されて
ストライブ状の溝が形成される。この溝は、素子分離用
溝９を形成すべき位置にのみ形成され、幅が７μｍで３
００μｍの間隔があけられている。
ストライブ状の溝が形成される。この溝は、素子分離用
溝９を形成すべき位置にのみ形成され、幅が７μｍで３
００μｍの間隔があけられている。
このレジスト膜をマスクとし、臭酸系のエッチャントが
順に用いられてエツチングが行われる。このエツチング
は、素子分離用溝９の深さが、ｐ型ＩｎＧａＡＩＦクラ
ッド層４に到達してから約０．６μｍになるまで行われ
る。この後、レジスト膜が除去される。
順に用いられてエツチングが行われる。このエツチング
は、素子分離用溝９の深さが、ｐ型ＩｎＧａＡＩＦクラ
ッド層４に到達してから約０．６μｍになるまで行われ
る。この後、レジスト膜が除去される。
これにより、ｎ型ＧａＡｓ電流ブロック層６、ｐ型１ｎ
ＧａＰ層５及びｐ型１ｎＧａＡＩＰクラッド層４の途中
までが除去された、幅７μｍの素子分離用溝９が３００
μの間隔で形成される（第２図（ｂ））。
ＧａＰ層５及びｐ型１ｎＧａＡＩＰクラッド層４の途中
までが除去された、幅７μｍの素子分離用溝９が３００
μの間隔で形成される（第２図（ｂ））。
この後、減圧Ｍ ｏ ＣＶ Ｄ法により、ｎ型ＧａＡｓ
電流ブロック層６の表面に、ＺｎをｌＸ１０１９ｃｍ−
３の濃度でドーピングされたｐ型ＧａＡｓキャップ層７
が３μｍの厚さに形成される。このとき、ｎ型ＧａＡｓ
電流ブロック層６の表面に形成されている素子分離用溝
９の存在により、堆積されたｐ型ＧａＡｓキャップ層７
には素子分離用溝１９か結果的に形成されることになる
（第２図（Ｃ））。
電流ブロック層６の表面に、ＺｎをｌＸ１０１９ｃｍ−
３の濃度でドーピングされたｐ型ＧａＡｓキャップ層７
が３μｍの厚さに形成される。このとき、ｎ型ＧａＡｓ
電流ブロック層６の表面に形成されている素子分離用溝
９の存在により、堆積されたｐ型ＧａＡｓキャップ層７
には素子分離用溝１９か結果的に形成されることになる
（第２図（Ｃ））。
次に、この半導体ウェーハを分割してチップ化する際に
、ｎ型ＧａＡｓ基板１側の材間を容易にするため、この
ｎ型ＧａＡｓ基板１の表面がら８０μｍの深さに渡って
ラッピング処理を施す。
、ｎ型ＧａＡｓ基板１側の材間を容易にするため、この
ｎ型ＧａＡｓ基板１の表面がら８０μｍの深さに渡って
ラッピング処理を施す。
抵抗加熱蒸着法により、ｎ型ＧａＡｓ基板１の表面にＡ
ｕ Ｇ ｅ ／ Ａ ｕ合金から成るｎ側電極１ｏが
、ｐ型ＧａＡｓキャップ層７の表面にはＡｕ／Ａ ｕ
Ｚ ｎ ／ Ａ ｕ合金から成るｐ側電極１１がそれぞ
れ形成され、熱処理が行われる。
ｕ Ｇ ｅ ／ Ａ ｕ合金から成るｎ側電極１ｏが
、ｐ型ＧａＡｓキャップ層７の表面にはＡｕ／Ａ ｕ
Ｚ ｎ ／ Ａ ｕ合金から成るｐ側電極１１がそれぞ
れ形成され、熱処理が行われる。
そして、縦横の寸法が３００μｍの各チップに分割され
て、第３図に示されたような素子が得られる。ここで、
一対の側面Ａは結晶臂開面であり、これに直交する他の
一対の側面を側面Ｂとする。
て、第３図に示されたような素子が得られる。ここで、
一対の側面Ａは結晶臂開面であり、これに直交する他の
一対の側面を側面Ｂとする。
また、分割によって露出したｐ型ＧａＡｓキャップ層７
の素子分離用溝１９の表面には、酸化アルミニウム（Ａ
ｌ Ｏ）が、約３３５ｎｍの厚さにコーティングされ
る。そして、ｐ側電極１１を下側にして、第４図に示さ
れたようにステム１３上に融着剤１２により固定される
。この第４図における融着剤１２の周囲を部分的に拡大
したものが、上述した第１図に相当する。
の素子分離用溝１９の表面には、酸化アルミニウム（Ａ
ｌ Ｏ）が、約３３５ｎｍの厚さにコーティングされ
る。そして、ｐ側電極１１を下側にして、第４図に示さ
れたようにステム１３上に融着剤１２により固定される
。この第４図における融着剤１２の周囲を部分的に拡大
したものが、上述した第１図に相当する。
この実施例により製造された素子では、ｐ型にａＡｓキ
ャップ層７がら、ｎ型ＧａＡｓ電流ブロック層６、ｐ型
ＩｎＧａＰ層５、ｐ型ＩｎＧａＡＩＰクラッド層４の途
中までに渡って、素子分離用溝１９が形成されている。
ャップ層７がら、ｎ型ＧａＡｓ電流ブロック層６、ｐ型
ＩｎＧａＰ層５、ｐ型ＩｎＧａＡＩＰクラッド層４の途
中までに渡って、素子分離用溝１９が形成されている。
この素子分離用溝１９において各チップに分割されると
、第１図に示されたように、ｐ型ＧａＡｓキャップ層７
がｐ型１ｎＧａＡＩＰクラッド層４まで覆うだけでなく
、内側へ窪んだ形状をなしている。これにより、融着剤
１２の這い上がりが抑制され、ｐ型１ｎＧａＡＩＰクラ
ッド層４にまで融着剤１２が付着して、ｐ型電極１１と
短絡するのがより確実に防止される。
、第１図に示されたように、ｐ型ＧａＡｓキャップ層７
がｐ型１ｎＧａＡＩＰクラッド層４まで覆うだけでなく
、内側へ窪んだ形状をなしている。これにより、融着剤
１２の這い上がりが抑制され、ｐ型１ｎＧａＡＩＰクラ
ッド層４にまで融着剤１２が付着して、ｐ型電極１１と
短絡するのがより確実に防止される。
尚、上述の方法で製造された半導体レーザ素子の特性を
測定したところ、発振閾値電流１１ｈが７０ （ｍＡ）
、動作電圧ＶＦが２．３（ＶａｔＣＷ）、発振波長Ｗ
ｐが６７５ （ｎｍ）という所望の特性が得られた。
測定したところ、発振閾値電流１１ｈが７０ （ｍＡ）
、動作電圧ＶＦが２．３（ＶａｔＣＷ）、発振波長Ｗ
ｐが６７５ （ｎｍ）という所望の特性が得られた。
そしてこの素子には、ｐ側電極１１とｐ型ＩｎＧａＡＩ
Ｐクラッド層とが短絡するという不良は発生しながった
。従来の素子では、融着剤１２がｐ側電極１１の表面か
ら３μｍを超えた高さまで這い上がると、ｐ型１ｎＧａ
ＡＩＰクラッド層４まで付着することは避けられながっ
た。
Ｐクラッド層とが短絡するという不良は発生しながった
。従来の素子では、融着剤１２がｐ側電極１１の表面か
ら３μｍを超えた高さまで這い上がると、ｐ型１ｎＧａ
ＡＩＰクラッド層４まで付着することは避けられながっ
た。
これに対し、第１図に示された本実施例の素子では、ｐ
側電極１１の表面から３μ以上の高さまで融着剤１２が
這い上がったとしても、ｐ型ＩｒｆＧ’ａＡＩＦクラッ
ド層４まで付着することを防止することができる。従来
の素子では、短絡不良の発生割合率が約７％であったの
に対し、本実施例の素子を試作したところ、短絡不良は
全く発生せず、歩留まりが大幅に向上していることが確
認された。
側電極１１の表面から３μ以上の高さまで融着剤１２が
這い上がったとしても、ｐ型ＩｒｆＧ’ａＡＩＦクラッ
ド層４まで付着することを防止することができる。従来
の素子では、短絡不良の発生割合率が約７％であったの
に対し、本実施例の素子を試作したところ、短絡不良は
全く発生せず、歩留まりが大幅に向上していることが確
認された。
さらに、本実施例による半導体レーザ素子に対して長期
信頼性評価試験を行ったか、１０００時間を経過したラ
ップデータにおいても問題はなく、その時の劣化率から
計算した推定寿命は１００００時間以上という十分な結
果が得られた。
信頼性評価試験を行ったか、１０００時間を経過したラ
ップデータにおいても問題はなく、その時の劣化率から
計算した推定寿命は１００００時間以上という十分な結
果が得られた。
またこの試験中において、短絡不良、電極剥れ、あるい
はステムへの接合強度不足といった信頼性劣化現象は発
生しなかった。
はステムへの接合強度不足といった信頼性劣化現象は発
生しなかった。
ところで、半導体レーザ素子を動作させる場合、電流は
ｎ側電極１１からｐ型ＧａＡｓキャップ層７、ｎ型Ｇａ
Ａｓ電流ブロック層６の電流狭窄用溝８の部分、ｐ型Ｉ
ｎＧａＰ層５、ｐ型ＩｎＧａＡＩＰクラッド層４、Ｉｎ
ＧａＰ活性層３、ｎ型ＩｎＧａＡＩＰクラッド層２、さ
らにｎ型ＧａＡｓ基板１という経路を通過してｎ側電極
１０へ流れる。本実施例による素子は、第１図に示され
た構造を一見すると、ｐ型ＧａＡｓキャップ層７からｐ
型１ｎＧａＡＩＰクラッド層４へ電流がリークする虞れ
があるように思える。
ｎ側電極１１からｐ型ＧａＡｓキャップ層７、ｎ型Ｇａ
Ａｓ電流ブロック層６の電流狭窄用溝８の部分、ｐ型Ｉ
ｎＧａＰ層５、ｐ型ＩｎＧａＡＩＰクラッド層４、Ｉｎ
ＧａＰ活性層３、ｎ型ＩｎＧａＡＩＰクラッド層２、さ
らにｎ型ＧａＡｓ基板１という経路を通過してｎ側電極
１０へ流れる。本実施例による素子は、第１図に示され
た構造を一見すると、ｐ型ＧａＡｓキャップ層７からｐ
型１ｎＧａＡＩＰクラッド層４へ電流がリークする虞れ
があるように思える。
しかし、ｐ型ＧａＡｓキャップ層７とｐ型ＩｎＧａＡＩ
Ｐクラッド層４との間にｐ型ＩｎＧａＰ層５が介在して
いないため、この間のヘテロバリアか高くリーク電流は
発生せず、特性に悪影響が及ぶ虞れはない。
Ｐクラッド層４との間にｐ型ＩｎＧａＰ層５が介在して
いないため、この間のヘテロバリアか高くリーク電流は
発生せず、特性に悪影響が及ぶ虞れはない。
上述した実施例は一例であり、本発明を限定するもので
はない。例えば、本実施例の装置ではｐ型ＧａＡｓキャ
ップ層７に素子分離用溝１９か設けられている。この素
子分離用溝１９で素子を分離すると、結果的にｐ型Ｇａ
Ａｓギャップ層７かｐ型ＩｎＧａＡＩＰクラッド層４ま
で覆うことになる。しかし、必ずしもこのような溝を形
成する必要はなく、結晶鴫開面と直交する一対の側面に
おいて、ｐ型ＧａＡｓギャップ層がｐ型ＩｎＧａＡＩＰ
クラッド層まで覆っていればよい。
はない。例えば、本実施例の装置ではｐ型ＧａＡｓキャ
ップ層７に素子分離用溝１９か設けられている。この素
子分離用溝１９で素子を分離すると、結果的にｐ型Ｇａ
Ａｓギャップ層７かｐ型ＩｎＧａＡＩＰクラッド層４ま
で覆うことになる。しかし、必ずしもこのような溝を形
成する必要はなく、結晶鴫開面と直交する一対の側面に
おいて、ｐ型ＧａＡｓギャップ層がｐ型ＩｎＧａＡＩＰ
クラッド層まで覆っていればよい。
また本実施例によるレーザ素子は、二対の側面のうち一
対のみが結晶男開面であるが、二対とも結晶臂開面の場
合がある。この場合には、いずれかの一対の側面におい
て、オーミック層の端部が第２のクラッド層の少なくと
も途中まで覆っていればよい。
対のみが結晶男開面であるが、二対とも結晶臂開面の場
合がある。この場合には、いずれかの一対の側面におい
て、オーミック層の端部が第２のクラッド層の少なくと
も途中まで覆っていればよい。
以上説明したように本発明の半導体レーザ素子は、オー
ミック層の端部が第２のクラッド層の側面を少なくとも
途中まで覆っているため、融着剤か素子の側面を這い上
がっても第２のクラッド層までは付着せず、短絡不良の
発生が防止され、歩留りが向上する。
ミック層の端部が第２のクラッド層の側面を少なくとも
途中まで覆っているため、融着剤か素子の側面を這い上
がっても第２のクラッド層までは付着せず、短絡不良の
発生が防止され、歩留りが向上する。
また本発明の製造方法により製造された半導体レーザ素
子は、素子分離用溝で劈開されると、第２のクラッド層
の少なくとも途中までがオーミック層の駅部で覆われた
状態になるため、やはり融着剤が素子の側面を這い上が
っても第２のクラッド層にまでは到達せず、短絡不良の
発生が防止される。
子は、素子分離用溝で劈開されると、第２のクラッド層
の少なくとも途中までがオーミック層の駅部で覆われた
状態になるため、やはり融着剤が素子の側面を這い上が
っても第２のクラッド層にまでは到達せず、短絡不良の
発生が防止される。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体レーザ素子の構
成を示した縦断面図、第２図は本発明の一実施例による
半導体レーザ素子の製造方法を工程別に示した縦断面図
、第３図は同素子の外観を示した斜視図、第４図は同素
子をステム上に固定した状態を示した縦断面図、第５図
は従来の半導体レーザ素子の外観を示した斜視図、第６
図は同素子をステム上に固定した状態を示した縦断面図
、第７図は融着剤の這い上がり現象を示した第６図の部
分拡大図である。 １−ｎ型ＧａＡｓ基板、 ２ ・ｎ型１ｎＧａＡＩＰクラッド層、３ ・−１ｎ
Ｇ ａ Ｐ活性層、 ４−ｐ型１ｎＧａＡＩＰクラッド層、 ５−１）型ＩｎＧａＰ層、６−ｎ型ＧａＡｓ電流ブロッ
ク層、７・・・ｐ型ＧａＡｓキャップ層、８・・・電流
狭窄用溝、９．１９・・・素子分離用溝、１０・・・ｎ
側電極、１１・・・ｐ側電極、１２・・・融着剤、１３
・・・ステム。 出願人代理人 佐 藤 −雄 （ａ） （ｂ） ｑ （Ｃ） 第２図 第５図 第６園 第７図
成を示した縦断面図、第２図は本発明の一実施例による
半導体レーザ素子の製造方法を工程別に示した縦断面図
、第３図は同素子の外観を示した斜視図、第４図は同素
子をステム上に固定した状態を示した縦断面図、第５図
は従来の半導体レーザ素子の外観を示した斜視図、第６
図は同素子をステム上に固定した状態を示した縦断面図
、第７図は融着剤の這い上がり現象を示した第６図の部
分拡大図である。 １−ｎ型ＧａＡｓ基板、 ２ ・ｎ型１ｎＧａＡＩＰクラッド層、３ ・−１ｎ
Ｇ ａ Ｐ活性層、 ４−ｐ型１ｎＧａＡＩＰクラッド層、 ５−１）型ＩｎＧａＰ層、６−ｎ型ＧａＡｓ電流ブロッ
ク層、７・・・ｐ型ＧａＡｓキャップ層、８・・・電流
狭窄用溝、９．１９・・・素子分離用溝、１０・・・ｎ
側電極、１１・・・ｐ側電極、１２・・・融着剤、１３
・・・ステム。 出願人代理人 佐 藤 −雄 （ａ） （ｂ） ｑ （Ｃ） 第２図 第５図 第６園 第７図
Claims (1)
- 【特許請求の範囲】 １、一導電型の基板と、 前記基板上に形成された一導電型の第１のクラッド層と
、 前記第１のクラッド層上に形成された一導電型又は逆導
電型の活性層と、 前記活性層上に形成された逆導電型の第２のクラッド層
と、 前記第２のクラッド層上に形成された一導型の電流ブロ
ック層と、 前記電流ブロック層上に形成された逆導電型のオーミッ
ク層とを有し、 前記基板の面にほぼ直交する少なくとも一対の側面が結
晶劈開面であるダブルヘテロ型の半導体レーザ素子にお
ける一対の側面で、前記オーミック層の端部が前記第２
のクラッド層の側面を少なくとも途中まで覆っているこ
とを特徴とする半導体レーザ素子。 ２、一導電型の基板上に、一導電型の第１のクラッド層
、一導電型又は逆導電型の活性層、逆導電型の第２のク
ラッド層、一導電型の電流ブロック層を順次形成してい
く工程と、前記電流ブロック層に電流狭窄用溝を形成し
、前記電流ブロック層から前記第２のクラッド層の少な
くとも途中までに渡って素子分離用溝を形成する工程と
、 前記電流ブロック層上に逆導電型のオーミック層を形成
する工程とを備え、 前記素子分離用溝で劈開させると、基板の面にほぼ直交
する一対の側面で、前記オーミック層の端部が前記第２
のクラッド層の側面を少なくとも途中まで覆うことを特
徴とする半導体レーザ素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306454A JP2965668B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体レーザ素子及びその製造方法 |
| US07/791,172 US5198686A (en) | 1990-11-13 | 1991-11-13 | Double hetero-type semiconductor laser device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306454A JP2965668B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体レーザ素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177887A true JPH04177887A (ja) | 1992-06-25 |
| JP2965668B2 JP2965668B2 (ja) | 1999-10-18 |
Family
ID=17957200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306454A Expired - Fee Related JP2965668B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体レーザ素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5198686A (ja) |
| JP (1) | JP2965668B2 (ja) |
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| CN107408790A (zh) * | 2014-12-19 | 2017-11-28 | 阿尔佩斯激光有限公司 | 针对外延侧向下安装优化的量子级联激光器 |
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| US9008138B2 (en) | 2012-04-12 | 2015-04-14 | Osram Opto Semiconductors Gmbh | Laser diode device |
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| US20210210930A1 (en) * | 2020-01-08 | 2021-07-08 | Applied Optoelectronics, Inc. | Techniques for electrically isolating n and p-side regions of a semiconductor laser chip for p-side down bonding |
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| JPH02231783A (ja) * | 1989-03-03 | 1990-09-13 | Mitsubishi Electric Corp | 半導体レーザおよびその製造方法 |
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-
1990
- 1990-11-13 JP JP2306454A patent/JP2965668B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-13 US US07/791,172 patent/US5198686A/en not_active Expired - Lifetime
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