JP4816993B2 - 半導体レーザの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、基板にリッジ構造を有する半導体レーザの製造方法に関する。
【0002】
【従来の技術】
従来、低閾値電流を実現する半導体レーザとして、SDH(Separated Double Heterostructure)レーザがある。図14は、従来のSDH構造の半導体レーザを製造する方法(ウェハプロセス)を説明する模式断面図である。SDH構造の半導体レーザを製造するには、先ず、図14(a)に示すように、p−GaAs基板1にリッジ1aを形成する。このリッジ1aを形成するには、p−GaAs基板1のリッジ1aを形成したい部分にフォトレジストを残すようパターニングし、硫酸過水等を用いてp−GaAs基板1をエッチングする。
【0003】
次に、図14(b)に示すように、リッジ1aの形成されたp−GaAs基板1上に、p−AlGaAsクラッド層2、AlGaAs活性層3、n−AlGaAsクラッド層4、p−/n−/p−AlGaAs電流ブロック層5、n−AlGaAs第2クラッド層6、n−GaAsキャップ層7を順に連続成膜する。この成膜において、リッジ1a上には斜面によって挟まれた三角形状の半導体レーザ部分が構成される。
【0004】
この成膜後は、図14(c)に示すように、例えばAuGe/Ni/Au(Ti/Pt/Au)のN側電極8をリフトオフ等によって形成し、図14(d)に示すように、所定間隔で積層膜をエッチングして、素子間を電気的に分離する。
【0005】
その後、p−GaAs基板1の裏面をラッピングおよびエッチングして、基板厚を薄くし、かつ、鏡面出しを行い、図示しないP側電極(Ti/Pt/Au)をリフトオフ等によって形成する。
【0006】
図15は、ウェハプロセス後の製造方法を説明する模式図である。前述のウェハプロセス完了後は、図15(a)に示す線に沿ってp−GaAs基板(ウェハ)1を劈開し、図15(b)に示すようなバーBにする。そして、バーBの端面に反射防止膜をコーティングする。
【0007】
次いで、図15(c)に示す線に沿ってバーBを分割し、図15(d)に示すような個々の半導体レーザチップ10に分ける(ペレタイズ)。そして、図15(e)に示すように、個々の半導体レーザチップをフェースダウンによってサブマウントM(もしくはヒートシンク)に実装する。実装後は、半導体レーザチップ10にボンディングワイヤーを接続し、キャップ等で封止して完成となる。
【0008】
【発明が解決しようとする課題】
しかしながら、このような半導体レーザおよびその製造方法には次のような問題がある。すなわち、基板をエッチングしてリッジを形成する際、エッチングされた領域に曇りが発生してしまう。これにより、エッチングされた領域での結晶成長で異常成長が発生するという問題がある。このエッチング領域は基板表面の95%以上になるため、エッチングされたところのモフォロジ不良が頻繁に発生することになる。
【0009】
また、リッジを有する半導体レーザでは、その上に複数の膜が形成されてもリッジの凸形状が反映されており、この凸形状が半導体レーザチップのピックアップや実装に悪影響を及ぼしている。
【0010】
図16は、凸形状の問題を説明する模式図である。図16(a)〜(d)は、バーを延伸シートに貼り付けた状態から、スクライブ、延伸までの状態を示している。通常、実装後の放熱効果の観点から、半導体レーザチップ10をフェースダウンで実装するため、バーBも延伸シートSにフェースダウンで貼り付けられる。図16(c)に示すように、スクライブ後に延伸して、各半導体レーザチップ10の間隔を広げた場合、半導体レーザチップ10は、凸形状側が延伸シートSと接触しているため、少ない接触面積で貼り付いている状態となる。このように接触面積が少ないと、図16(d)に示すような半導体レーザチップ10の位置ズレが発生する。
【0011】
延伸シートS上で半導体レーザチップ10の位置ズレが発生すると、ピックアップの位置合わせが困難となり、ピックアップできる領域から外れるとピックアップに失敗してしまうという問題が生じる。
【0012】
また、図17に示すように、半導体レーザチップ10をサブマウントMに実装する際、半田Hを介して行うが、この実装でも凸形状がサブマウントM側となり、半田Hとの接触面積が少なくなって実装強度の低下を招くことになる。これにより、実装後に半導体レーザチップ10が剥がれたり、半導体レーザチップ10の角度が変わってしまうことで十分な性能を発揮できないという問題が起こる。
【0013】
【課題を解決するための手段】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、基板にリッジを構成する工程と、基板表面ならびにリッジ上に複数の膜を成長させる工程と、複数の膜の最表面に感光剤を塗布し、全面露光、現像およびエッチングすることによって複数の膜の最上層のうちリッジ上に対応する凸部分のみを除去する工程と、最上層のうちリッジ上に対応する凸部分のみを除去したのち、感光剤を除去し、最上層の上に電極を形成する工程と、電極側を延伸シートに貼りつけ、延伸シートからピックアップして、サブマウントにフェースダウン実装する工程とを備える半導体レーザの製造方法である。
【0014】
このような本発明では、半導体レーザにおける複数の膜を積層した表面が平坦になり、フェースダウンにより半導体レーザを実装する際の接触面積を増加できるようになる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。図1〜図5は、本実施形態に係る半導体レーザの製造方法を説明する模式断面図である。ここで、本実施形態の半導体レーザは、図5(c)に示すように、リッジ1aを備える基板上に複数の膜が積層されたものから成り、このリッジ1aとして、基板1に形成された一対の線状溝1bの間に構成される点に特徴がある。
【0016】
このようなリッジ1aが形成された基板上によって複数の膜を成長させると、膜の最表面は、リッジ1aの凸形状のみならず線状溝1b以外の部分も突出する状態となる(線状溝1bに対応する部分のみ凹となる)。これによって、後述する半導体レーザチップをフェースダウンにより実装する際の接触面積を増加でき、安定したマウントを実現できるようになる。
【0017】
このような半導体レーザを製造するには、先ず、図1(a)に示すように、例えばp−GaAs基板1にレジストRを回転塗布し、逆メサ方向に所定幅(約15μm)の開口を露光、現像によって形成する。その後、120℃、10分のポストベークを行い、レジストRをp−GaAs基板1上に安定密着させる。
【0018】
次に、図1(b)に示すように、開口を形成したレジストRをマスクとして、硫酸過水(8:3:100)でp−GaAs基板1をエッチングする。その後、レジストRを除去することで、図1(c)に示すような一対の線状溝1bの間にリッジ1aが構成されたp−GaAs基板1が形成される。
【0019】
図2〜図3は、リッジ形成の他の例を説明する模式断面図である。先ず、図2(a)に示すように、p−GaAs基板1にCVD等によって約300nm厚のSiO2もしくはSiNから成る絶縁膜Oを形成する。
【0020】
次に、図2(b)に示すように、その絶縁膜Oの上に、レジストRを回転塗布し、逆メサ方向に所定幅(約10μm)の開口を露光、現像によって形成する。続いて、開口が形成されたレジストRを介してRIE(リアクティブイオンエッチング)によってエッチングを行い、図2(c)に示すように、絶縁膜OへレジストR(図2(b)参照)の形状を転写する。その後、レジストRを除去する。
【0021】
この状態で、図3(a)に示すように、絶縁膜Oをマスクとして硫酸過水(3:1:50)によるp−GaAs基板1の第1エッチングを行う。第1エッチングでは、絶縁膜Oとp−GaAs基板1との界面のエッチングレートが低いため、さらにクエン酸過水(クエン酸水溶液(50重量%):過水=3:1)で第2エッチングを行う。これにより、図3(c)に示すような、一対の線上溝1bの間にリッジ1aが構成されたp−GaAs基板1が形成される。
【0022】
上記いずれかの工程によってp−GaAs基板1にリッジ1aを形成した後は、図4(a)に示すように、基板1の表面、リッジ1aの表面および線状溝1bの内部に例えばp−AlGaAsクラッド層2を成膜し、その上に例えばAlGaAs活性層3を積層する。AlGaAs活性層3は、例えば多重量子井戸構造を適用する。
【0023】
次いで、図4(b)に示すように、AlGaAs活性層3上に例えばn−AlGaAsクラッド層4を積層する。ここで、リッジ1a上の膜は、両側面でのエピタキシャル成長速度が遅いため、上に積まれるほど幅が狭くなり、n−AlGaAsクラッド層4を積層した段階で頂点が閉じて断面略三角形状となる。
【0024】
さらに、図4(c)に示すように、n−AlGaAsクラッド層4上にn−/p−/n−AlGaAs電流ブロック層5を成膜し、その上に、図5(a)に示すn−AlGaAs第2クラッド層6、さらにその上にn−GaAsキャップ層7を成膜する。
【0025】
その後、図5(b)に示すように、n−GaAsキャップ層7上にN側電極8を形成する。N側電極8は、例えばAuGe/Ni/Au(/Ti/Pt/Au)をリフトオフ法によって形成する。
【0026】
N側電極8を形成した後は、図5(c)に示すように、半導体レーザチップ10となる間を硫酸過水3:1:1によってエッチングし、素子を電気的に分離する(素子分離)。素子分離後は、ラッピングと裏面エッチングによってp−GaAs基板1の厚さを薄くし、かつ鏡面出しを行い、図示しないP側電極をリフトオフ法によって形成する。これにより、ウェハプロセスが完了する。
【0027】
次に、ウェハプロセスの後の組立プロセスについて説明する。図6〜図7は組立プロセスを説明する模式図である。先ず、図6(a)に示すように、p−GaAs基板であるウェハを劈開によって分割し、バーBを構成する。そして、劈開したバーBの端面に反射防止膜(高反射率膜/低反射率膜)を蒸着した後、バーBを延伸シートS上にフェースダウンで貼り付ける。
【0028】
次いで、図6(b)に示すように、素子分離を行った位置でバーBをスクライブして、個々の半導体レーザチップ10に分離する。この状態で延伸シートSを引き延ばす(延伸)することにより、各半導体レーザチップ10の間隔が広がる状態となる。
【0029】
本実施形態では、個々の半導体レーザチップ10に分離して延伸した際、半導体レーザチップ10と延伸シートSとの接触面積が大きい(線状溝に対応した部分以外の全てが接触する)ことから、図6(d)に示すように、延伸によって間隔が広がった各半導体レーザチップ10の位置ズレを起こさずに済む。
【0030】
このため、延伸シートSから半導体レーザチップ10をピックアップする際、ピックアップノズル(例えば、吸着ノズル)の位置合わせを容易かつ正確に行うことが可能となる。
【0031】
また、図7に示すように、ピックアップした半導体レーザチップ10を半田Hを介してサブマウントMやヒートシンクに実装する際、半田Hと半導体レーザチップ10との接触面積が大きいことから、強固な実装を実現できるようになる。
【0032】
次に、他の実施形態を説明する。図8〜図9は、他の実施形態を説明する模式断面図である。この例では、図8(a)に示すように、半導体レーザチップ10のリッジ1aに対応するn−GaAsキャップ層7およびN側電極8が略平坦になっている点に特徴がある。
【0033】
このような半導体レーザチップ10を製造するには、先ず、図8(b)に示すように、従来と同様な方法でp−GaAs基板1にリッジ1aを形成し、p−AlGaAsクラッド層2からn−GaAsキャップ層7まで順次積層形成する。
【0034】
この状態では、リッジ1aに対応する部分のn−GaAsキャップ層7が突出した状態となる。次に、このn−GaAsキャップ層7の上にレジストRを塗布する。
【0035】
そして、レジストRを全面露光および現像する。これにより、図9(a)に示すように、レジストRは薄くなり、リッジ1aに対応して突出しているn−GaAsキャップ層7の一部がレジストRから露出する状態となる。
【0036】
この状態で、図9(b)に示すように、レジストRを介してn−GaAsキャップ層7をエッチングする。このエッチングにより、レジストRから露出したn−GaAsキャップ層7のリッジ1aと対応する部分が除去される。その後、レジストRを除去することにより、図9(c)に示すような、n−GaAsキャップ層7のリッジ1aに対応する部分が略平坦化された状態を構成できる。
【0037】
このようにn−GaAsキャップ層7が平坦化された状態で、N側電極を形成すれば、図8(a)に示すように、N側電極8も平坦な状態で形成されることになる。N側電極8の表面が平坦になることで、N側電極8側を延伸シートに貼り付けたり、サブマウントにフェースダウン実装する際の接触面積を大きくでき、強固な接続を得ることが可能となる。
【0038】
また、本実施形態は、p−GaAs基板に複数のリッジを形成する場合でも適用可能である。図10(a)に示すように、従来、p−GaAs基板1に例えば2つのリッジ1aを形成し、2つの発光点を備えた半導体レーザ(マルチビームレーザ)を製造する場合がある。このような場合、本実施形態では、図10(b)に示すように、各リッジ1aを構成する際、各々の一対の線状溝1bを形成する。
【0039】
図10(a)、(b)に示す各p−GaAs基板1を用いて半導体レーザチップを形成し、これをフェースダウン実装する場合、図10(a)に示す従来のp−GaAs基板1では、リッジ1aの部分に対応して突出する膜の一部しか接触しないが、図10(b)に示す本実施形態では、線状溝1bに対応する部分を除く全が接触する状態となる。
【0040】
図11は、2つのリッジ(2ビーム)を備える半導体レーザチップの実装を説明する模式断面図である。図11(a)に示すように、半導体レーザチップ10を半田Hを介してサブマウントMにフェースダウン実装する場合、約200℃に加熱して半田Hを溶融させた状態で行う。この際、サブマウントMは膨張している。
【0041】
実装後、図11(b)に示すように、室温で冷却すると半田Hが固化して半導体レーザチップ10をサブマウントMに接続できる。この状態では、膨張していたサブマウントMが収縮するため、図中○印に示す接触部分でその収縮応力を受けることになる。しかし、本実施形態では接触面積が大きいことから、収縮応力に十分耐えることができ、強い実装強度を保持することが可能となる。
【0042】
また、図12は、2つのリッジが近づいた場合の例を説明する模式図である。すなわち、図12(a)に示すように、p−GaAs基板1に形成する2つのリッジ1aの間隔が近づくと、リッジ1a間の線状溝1bが設計上重なりあってしまう。このような場合には、図12(b)に示すように、リッジ1a間の線状溝1bを一体化するとともに、各線状溝1bの幅Wを一定にする。これにより、線状溝1b内に積層される複数の膜の成長条件を同じにすることができ、均一な膜を形成できるようになる。
【0043】
また、図13は、線状溝の形状を説明する模式斜視図である。図13(a)は、線状溝の側壁が単一平面のもの、図13(b)は、線状溝の側壁が多角平面のものである。図13(b)に示すような線状溝1bでは、リッジ1aの中央部の幅が端部の幅より大きくなり、リッジ1a上に成長する膜の厚さをリッジ1aの中央部と端部とで変えて、半導体レーザ共振器における窓構造を形成できるようになる。このような半導体レーザであっても、一対の線状溝1bの間にリッジ1aを構成することで、フェースダウン実装した際の接触面積を大きくでき、強固な実装を得ることが可能となる。
【0044】
なお、上記説明したいずれの実施形態でも、基板や膜の材料は上述のものに限定されず、他の材料、組成のものを適用しても可能である。
【0045】
【発明の効果】
以上説明したように、本発明によれば次のような効果がある。すなわち、リッジ構造を有する半導体レーザにおいて、組立プロセスでのピックアップ時や、実装工程でのフェースダウン実装において接触面積を大きくすることができ、確実なピックアップ、強固な実装を行うことが可能となる。これにより、ピックアップの失敗低減、半田付け時の強度ばらつき低減を図ることができ、信頼性の高い半導体レーザを提供できるようになる。また、リッジ形成時に施す基板のエッチングを線状溝の部分だけで済ませることができ、エッチング領域で発生する曇りや異常成長に起因するモフォロジ不良を低減させることが可能となる。
【図面の簡単な説明】
【図1】本実施形態に係る半導体レーザの製造方法を説明する模式断面図(その1)である。
【図2】本実施形態に係る半導体レーザの製造方法を説明する模式断面図(その2)である。
【図3】本実施形態に係る半導体レーザの製造方法を説明する模式断面図(その3)である。
【図4】本実施形態に係る半導体レーザの製造方法を説明する模式断面図(その4)である。
【図5】本実施形態に係る半導体レーザの製造方法を説明する模式断面図(その5)である。
【図6】組立プロセスを説明する模式図(その1)である。
【図7】組立プロセスを説明する模式図(その2)である。
【図8】他の実施形態を説明する模式断面図(その1)である。
【図9】他の実施形態を説明する模式断面図(その2)である。
【図10】複数のリッジを形成する基板を説明する模式斜視図である。
【図11】2つのリッジを備える半導体レーザチップの実装を説明する模式断面図である。
【図12】図12は、2つのリッジが近づいた場合の例を説明する模式図である。
【図13】線状溝の形状を説明する模式斜視図である。
【図14】従来のSDH構造の半導体レーザを製造する方法(ウェハプロセス)を説明する模式断面図である。
【図15】ウェハプロセス後の製造方法を説明する模式図である。
【図16】凸形状の問題を説明する模式図である。
【図17】半導体レーザチップの実装時の問題を説明する模式図である。
【符号の説明】
1…p−GaAs基板、1a…リッジ、1b…線状溝、2…p−AlGaAsクラッド層、3…AlGaAs活性層、4…n−AlGaAsクラッド層、5…p−/n−/p−AlGaAs電流ブロック層、6…n−AlGaAs第2クラッド層、7…n−GaAsキャップ層、10…半導体レーザチップ、H…半田、M…サブマウント、S…延伸シート
Claims (2)
- 基板にリッジを構成する工程と、
前記基板表面ならびに前記リッジ上に複数の膜を成長させる工程と、
前記複数の膜の最表面に感光剤を塗布し、全面露光、現像およびエッチングすることによって前記複数の膜の最上層のうち前記リッジ上に対応する凸部分のみを除去する工程と、
前記最上層のうち前記リッジ上に対応する凸部分のみを除去したのち、前記感光剤を除去し、前記最上層の上に電極を形成する工程と、
前記電極側を延伸シートに貼りつけ、前記延伸シートからピックアップして、サブマウントにフェースダウン実装する工程と
を備える半導体レーザの製造方法。 - 前記基板に前記リッジを複数構成する
請求項1記載の半導体レーザの製造方法。
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