JPH02231783A - 半導体レーザおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、チップ側面を保護膜で覆うことにより歩留
りを向上させた半導体レーザおよびその製造方法に関す
るものである。

〔従来の技術〕

第６図は半導体レーザをジャンクションダウン法にて組
み立てた従来例を示す断面図であり、共振器端面方向か
ら見た図である。この図において、１はｐ側電極、２は
ｐ−ＧａＡｓ基板、３はｐ−ＡＩＬｘ　Ｇａｌ−ｘＡｓ
上クラッド層、４はｐ−Ａｊ２，Ｇａ，−，Ａｓ活性層
、５はｎ−Ａｊ２．Ｇ　ａ　ｒ　−ｘ　Ａ　ｓ下クラッ
ド層、６はｎ−ＧａＡｓコンタクト層、７はｎ側電極、
８はレーザチップ側に蒸着されたはんだ材で、約２μｍ
の厚みがある。９はヒートシンク側に蒸着されたはんだ
材である。ただし、はんだ材８と９は実際は組立後では
区別できない。１０はレーザチツブがジャンクションダ
ウンに組み立てられるヒートシンク、１１は各レーザチ
ップ間を電気的に分離するための分離メサである。なお
、図には示していないが、共振器端面にはＡＩｌ２　０
３　，　Ｓ　ｉ　０２　，Ｓｉ，Ｎ．等の保護膜が形成
されている。

次に上記従来の半導体レーザの製造方法を第８図（ａ）
〜（ｆ）について説明する。なお、第８図ではチップの
状態を示しているが、臂開工程まではクエ八の状態であ
る。

まず、レーザ構造に必要な各層が形成され、分離メサ部
が形成されているウェハ状態のレーザチップ（第８図（
ａ））にレジスト１３を塗布した後、９０℃でブリベー
クする（第８図（ｂ））。

次に露光，現像を行いｎ側電極７の表面を露出させる（
第３図（Ｃ））。次にＩｎＰｂからなるはんだ材８を全
面蒸着する（第８図（ｄ））。次にアセトン中で超音波
洗浄を行うと電極表面に付着したはんだ材８のみが残り
、他の部分に付着したはんだ材８はレジスト１３ととも
に取り除かれる（第８図（ｅ））。次にクエ八を臂開．
コーティングし、各レーザチップに分離してからヒート
シンク１０にはんだ材８８　９により接着する（第８図
（ｆ））。

このように、従来の製造プロセスで作製された半導体レ
ーザは、共振器端面に保護膜（図示せず》が形成され、
側面には分離メサ１１が形成された状態でヒートシンク
１ｏと接着されていた。

次に上記従来例の動作について説明する。

ｐ側電極１とヒートシンク１０の間に順方向電圧を印加
すると、活性層４で発光が生じる。上．下クラッド３．
５はダブルへテロ接合をなしているのでレーザ発振が生
じる。また、電流を流すことにより発熱するが、レーザ
特性は温度が上昇すると劣化することが知られている。

そのために、活性層４とヒートシンク１０の間隔が数ミ
クロンと短くなるジャンクションダウン組立法を用いて
活性層４を効率よく冷却する。ｐ−ＧａＡｓ基板２側を
ヒートシンク１０と接着するジャンクショ″″″組立ｔ
去１・組立′１車″′″′一る７“活性、層４とヒート
シンク１０の距離が１００ミクロン程度となるので放熱
効果が劣る。

（発明が解決しようとする課題） 従来の半導体レーザは、上記のように活性層４と上，下
クラツド層３．５から構成されるｐｎ接合がレーザチツ
ブの側面、すなわち分離メサ部に露出しているので、ジ
ャンクションダウン組立時に、第７図に示すように、盛
りあがったはんだ材１４がｐｎ接合に付着してリーク電
流路をつくり、特性を悪化させるという問題点があった
。

この発明は、上記のような問題点を解決するためになさ
れたもので、簡単なプロセスではんだ材付着によって生
じるリーク電流を防ぐことができる半導体レーザおよび
その製造方法を得ることを目的とする， 〔課題を解決するための手段〕 この発明に係る請求項（１）に記載の半導体レーザは、
各チップに分割するために形成された分離メサ部に露出
したｐｎ接合を保護するための保護膜を分離メサ部に形
成したものである。

また、この発明に係る請求項　｛２｝に記載の半導体レ
ーザの製造方法は、半導体基板上に活性層．上．下クラ
ッッド層および電極が形成され、分離メサ部が形成され
ているウェハ状態のレーザチツブの上記分離メサ部と電
極上の全面に、感光性ポリイミド膜を塗布する工程、こ
の感光性ポリイミド膜の露光．現像を行い電極表面を露
出する工程、少なくとも電極表面にはんだ材を蒸着する
工程を含むものである． 〔作用〕 この発明の請求項　（１）に記載の発明においては、ｐ
ｎ接合を電気的に絶縁性の保護膜で覆ったことから、は
んだ材が付着してもｐｎ接合でリークが生じない。

また、この発明の請求項　（２）に記載の発明において
は、保護層として形成した感光性ポリイミド膜は感光性
材料なので、パターニングが容易であり、チップ側面で
ある分離メサ部上だけに簡単に形成することができる． 〔実施例〕 以下、この発明の一実施例を図面について説明する。

第１図はこの発明の一実施例を示す半導体レーザの断面
図で、１チップ状態を示している。第１図において、１
〜１１は第６図と同じものである。１２は感光性ポリイ
ミド膜（以下、単にボリイミド膜という）であり、レー
ザチップ側面、すなわち分離メサ部に露出しているｐｎ
接合を保護するように形成されている。ポリイミド膜１
２の膜厚は１〜２μｍが代表的な値である。

次に第１図のこの発明による半導体レーザの製造方法を
第２図（ａ）〜（ｈ）について説明する。

まず、分離メサ１１がはいっているウェハ状態のレーザ
チップに（第２図（ａ）），ポリイミド膜ト２を塗布に
より形成した後ブリベークする（第２図（ｂ））。次に
露光．現像を行い電極表面を露出させ、次に２００〜２
５０℃でベーキングを行い、ポリイミド膜１２を安定化
させる（第２図（Ｃ））。以降の工程は従来例と同様で
あり、レジスト１３の塗布後のプリベーク工程（第２図
（ｄ））、露光．現像による電極表面の露出工程（第２
図（ｅ））、はんだ材８の全面蒸着工程（第２図（ｆ）
）、ｎ側電極７上以外のはんだ材の除去．臂開．コーテ
ィング．チップ分離工程（第２図（ｇ））、さらにヒー
トシンク１０への組立工程（第２図（ｈ））によりこの
発明の半導体レーザが得られる． すなわち、この発明の製造方法では、従来例と比較して
ポリイミド膜１２の塗布．ブリベータ．露光，現像，ベ
ーキングという工程が増すが、組立時のはんだ材付着に
よる不良を確実に防止できる。

次にポリイミド膜１２を用いたこの発明の半導体レーザ
の他の製造方法を説明する。この製造方法は、第２図の
製造方法をさらに簡略化したものであり、第３図（ａ）
〜（ｆ）にその製造フローを示す。

すなわち、分離メサ１１がはいったウェハに（第３図（
ａ））、まず、ポリイミドＩｌｉ１２を塗布により形成
しブリベークを行う。次に、その上にレジスト１３を塗
布しブリベータを行う（第３図（ｂ））．レジスト１３
とポリイミド膜１２を同時に露光し、レジスト１３．ポ
リイミド膜１２をそれぞれの現像液で現像し、ｎ側電極
７の表面を露出させる（第３図（Ｃ））。次にこの上へ
はんだ材８の蒸着を行い（第３図（ｄ））、リフトオフ
する。次にポリイミド膜１２を安定させるためにベーキ
ングをおこなう（第３図（ｅ））。その後、ヒートシン
ク１０をジャンクションダウンにはんだ材９により接着
する（第３図（ｆ）》。

この製造方法では、従来例と比較してポリイミド膜１２
の塗布．ブリベータ，現像，ベーキングという工程が増
すが、露光回数は増えない。露光はウェハとマスクのア
ライメントに時間がかかるので、この工程が増えないこ
とは作業時間の短縮に有利である。

また、レジスト１３とポリイミド膜１２を同時に露光す
るので、レジスト１３に対しては過剰露光となり、細か
いバターニングには不利であるが、レーザの電極に付着
させるはんだ用としては徹細なパターンは必要がないの
で、十分実用に耐えうる． 次にポリイミド膜１２を用いたこの発明の半導体レーザ
の他の実施例とその製造方法を第４図．第５図について
説明する。

第４図はこの発明の他の実施例を示す半導体レーザの構
造断面図である。この実施例と上記第１図の実施例と異
なる点は、はんだ材８がｎ側電極７の上だけでなくポリ
イミド膜１２の上にも形成されていることと、ポリイミ
ド膜１２の膜厚が５μｍ以上と通常よりも厚いことであ
る。

第５図（ａ）〜（ｅ）にその製造フローを示す。まず、
ウェハ（第５図（ａ））に５μｍ以上のポリイミド膜１
２を塗布する（第５図（ｂ））。次に露光，現像を行い
ベーキングしてポリイミド膜１２を安定化させる（第５
図（Ｃ））。次にはんだ材８を全面に約２μｍ蒸着する
（第５図（ｄ））．そして臂開．コーティング．チップ
分離を行い、ヒートシンク１０にはんだ材９を用いて組
立を行う（第５図（ｅ））。

この製造方法ではレジストを用いず、しかも、リフトオ
フ工程がないので従来よりも工程数が減る．さらに、リ
フトオフせずにはんだ材８が全面に蒸着された状態で組
立ててもかまわないのは、ポリイミド膜１２の膜厚が厚
いからである。ボリイミド１１１１２が薄いと臂開時に
ポリイミド膜１２上に形成されていたはんだ材８がチッ
プ端面に付着することがある。チップ端面はこの状態で
はまだコーティングされていないのでｐｎ接合にはんだ
材が付着するとリーク電流路が形成される。ポリイミド
８ｉ１２が厚ければ上記のような不良は生じない。とこ
ろで、ポリイミド１１！１２の膜厚が５μｍ以上と厚い
と細かいパターニングには不利であるが、レーザの電極
に付着させるはんだ用としては微細なパターンは必要が
ないので、十分に実用に耐えつる。

（発明の効果） 以上説明したように、この発明の請求項　（１）に記載
の発明は、各チップに分割するために形成された分離メ
サ部に露出したｐｎ接合を保護するための保護膜を分離
メサ部に形成したので、簡単な工程の増加のみで組立時
のはんだ材付着によるリーク電湾を防止することができ
る。

また、この発明の請求項　（′２）に記載の発明は、半
導体基板上に活性層および上．下クラッッド層が形成さ
れ、分離メサがはいっているウェハ状態のレーザチップ
に、感光性ポリイミド膜を塗布する工程，露光．現像を
行い電極表面を露出する工程．少なくとも電極表面には
んだ材を蒸着する工程を含むので、バターニング工程が
容易となる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体レーザな示す
断面図、第２図および第３図はこの発明の半導体レーザ
を得るための製造方法を示す工程断面図、第４図はこの
発明の他の実施例を示す半導体レーザの断面図、第５図
は、第４図の半導体レーザな得るための製造方法を示す
工程断面図、第６図は従来の半導体レーザを示す断面図
、第７図は従来生じやすかった不良形態を示す断面図、
第８図は従来の半導体レーザを得るための製造方法を示
す工程断面図である。 図において、１はｐ側電極、２はｐ−ＧａＡｓ基板、３
は上クラッド層、４は活性層、５は下クラッド層、６は
コンタクト層、７はｎ側電極、８．９ははんだ材、１０
はヒートシンク、１１は分離メサ、１２はポリイミド膜
、１３はレジストである。 なお、各図中の同一符号は同一または相当部分を示す。 第１図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に活性層および上、下クラッド層を
   備えた半導体レーザにおいて、各チップに分割するため
   に形成された分離メサ部に露出したｐｎ接合を保護する
   ための保護膜を前記分離メサ部に形成したことを特徴と
   する半導体レーザ。
2. （２）半導体基板上に活性層、上、下クラッッド層およ
   び電極が形成され、分離メサ部が形成されているウェハ
   状態のレーザチップの上記分離メサ部と電極上の全面に
   感光性ポリイミド膜を塗布する工程、この感光性ポリイ
   ミド膜の露光、現像を行い電極表面を露出する工程、少
   なくとも前記電極表面にはんだ材を蒸着する工程を含む
   ことを特徴とする半導体レーザの製造方法。