JPH04177792A - 半導体パッケージのはんだ付け方法 - Google Patents
半導体パッケージのはんだ付け方法Info
- Publication number
- JPH04177792A JPH04177792A JP30480590A JP30480590A JPH04177792A JP H04177792 A JPH04177792 A JP H04177792A JP 30480590 A JP30480590 A JP 30480590A JP 30480590 A JP30480590 A JP 30480590A JP H04177792 A JPH04177792 A JP H04177792A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- semiconductor package
- lead
- leads
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 13
- 238000005476 soldering Methods 0.000 title claims description 13
- 229910000679 solder Inorganic materials 0.000 claims abstract description 36
- 239000006071 cream Substances 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000002844 melting Methods 0.000 claims 1
- 230000008018 melting Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000007747 plating Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 241000272168 Laridae Species 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体パッケージのはんだ付け方法に関し、特
に表面実装用のガルウィング型リードを有する半導体パ
ッケージのはんだ付け方法に関する。
に表面実装用のガルウィング型リードを有する半導体パ
ッケージのはんだ付け方法に関する。
近年の半導体パッケージの実装方法は、高密度化、縮小
化が進むにつれ表面実装方式が主流となりつつある。表
面実装用の半導体パッケージとしては、ガルウィング型
リードを持つQFPあるいはSoPなどが使われている
。
化が進むにつれ表面実装方式が主流となりつつある。表
面実装用の半導体パッケージとしては、ガルウィング型
リードを持つQFPあるいはSoPなどが使われている
。
表面実装方式においては、基板上の接合面にクリームは
んだを印刷し、その上に電子部品を搭載し2て、熱板ま
たは赤外線などを用いた加熱処理によりはんだを溶融し
てはんだ付けを行ういわゆるリフローはんだ付けが行わ
れる。
んだを印刷し、その上に電子部品を搭載し2て、熱板ま
たは赤外線などを用いた加熱処理によりはんだを溶融し
てはんだ付けを行ういわゆるリフローはんだ付けが行わ
れる。
従来のクリームはんだを用いなりフローはんだ付け方法
について、第2図を用いて説明する。
について、第2図を用いて説明する。
第2図(a)に示すように、基板1上の電極2の接合部
分にクリームはんだ6を印刷する。その後、振動などで
位置ずれしないように注意して、クリームはんだ6の上
にリード4の先端部分が載るように半導体パッケージ3
を搭載する。この状態で加熱処理を行うと、第2図(b
)に示すように、溶融したはんだ7は電極2の表面とな
じむと共にリート4の表面ともなじむので、電極2及び
リード4の間に浸透し、図に示すような形状を)またフ
ィシ・lト8,9を形成し、加熱処理の完了後は安定し
た接合状態となる。
分にクリームはんだ6を印刷する。その後、振動などで
位置ずれしないように注意して、クリームはんだ6の上
にリード4の先端部分が載るように半導体パッケージ3
を搭載する。この状態で加熱処理を行うと、第2図(b
)に示すように、溶融したはんだ7は電極2の表面とな
じむと共にリート4の表面ともなじむので、電極2及び
リード4の間に浸透し、図に示すような形状を)またフ
ィシ・lト8,9を形成し、加熱処理の完了後は安定し
た接合状態となる。
一般に、半導体パッケージのリードの母材には42アロ
イなどの合金が用いられ、はんだとのなじみを良くする
ため、その表面にははんだが電解メツキされている。こ
のはんだメツキは電解メツキをかける工程の必要上から
、リードが成形される前のリード先端が支持部とつなが
った状態のときに行われる。
イなどの合金が用いられ、はんだとのなじみを良くする
ため、その表面にははんだが電解メツキされている。こ
のはんだメツキは電解メツキをかける工程の必要上から
、リードが成形される前のリード先端が支持部とつなが
った状態のときに行われる。
上述した従来の半導体パッケージのはんだ付け方法は、
半導体パッケージのリード成形時にリード先端が切断さ
れ、端面にははんだメツキ層が存在しない状態で行われ
るため、リード端面5とはんだとのなじみが悪く、第2
図(b)のAに示すように、リード端面5にフィレット
が形成されない状態が起こる欠点があった。
半導体パッケージのリード成形時にリード先端が切断さ
れ、端面にははんだメツキ層が存在しない状態で行われ
るため、リード端面5とはんだとのなじみが悪く、第2
図(b)のAに示すように、リード端面5にフィレット
が形成されない状態が起こる欠点があった。
このようなフィレット未形成がある場合、リードと電極
間のはんだ接合状態の信頼性が保証されないため不良と
判定される。
間のはんだ接合状態の信頼性が保証されないため不良と
判定される。
本発明の目的は、上述したリード端面部のフィレット未
形成か発生しない半導体パッケージのはんだ付け方法を
提供することである。
形成か発生しない半導体パッケージのはんだ付け方法を
提供することである。
本発明の半導体パッケージのはんだ付け方法は、半導体
パッケージが搭載されたときリードの先端が位置する場
所よりも前記半導体パッケージの中心から見て外側の前
記リードが接続される電極上の位置にあらかじめ定めら
れた長さだけクリームはんだを印刷し、前記半導体パッ
ケージを前記リードが前記電極上に印刷された前記クリ
ームはんだの内側にくるように載せた後、加熱処理によ
り前記クリームはんだを溶かすように構成されている。
パッケージが搭載されたときリードの先端が位置する場
所よりも前記半導体パッケージの中心から見て外側の前
記リードが接続される電極上の位置にあらかじめ定めら
れた長さだけクリームはんだを印刷し、前記半導体パッ
ケージを前記リードが前記電極上に印刷された前記クリ
ームはんだの内側にくるように載せた後、加熱処理によ
り前記クリームはんだを溶かすように構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例の工程を説明するための断面
図である。
図である。
まず、第1図(a)に示すように、基板1の電極2上に
搭載する半導体パッケージ3のリード端面5の位置より
も外側の場所にクリームはんだ6を印刷し、クリームは
んだ6の上でなく電極2の上に直接半導体パッケージ3
を置く。
搭載する半導体パッケージ3のリード端面5の位置より
も外側の場所にクリームはんだ6を印刷し、クリームは
んだ6の上でなく電極2の上に直接半導体パッケージ3
を置く。
その後、半導体パッケージ3を載せた基板1を加熱処理
すると、第1図(b)で示すように、溶融したけんだ7
は電極2となじんで広がり、リード4まで達すると電極
2とり−ド4の間に集まりだし、フィレット8,9が形
成される。フィレット8,9が形成された時点で加熱処
理を終え、はんだ付けが完了する。
すると、第1図(b)で示すように、溶融したけんだ7
は電極2となじんで広がり、リード4まで達すると電極
2とり−ド4の間に集まりだし、フィレット8,9が形
成される。フィレット8,9が形成された時点で加熱処
理を終え、はんだ付けが完了する。
この方法では、溶けたはんだ7は初めはリード端面5よ
りも外側にあり、リード端面5を通ってリード4に沿っ
て流れていくので、はんだメツキ層がないリード端面5
にもはんだがなじみ、フィレット8が確実に形成される
。
りも外側にあり、リード端面5を通ってリード4に沿っ
て流れていくので、はんだメツキ層がないリード端面5
にもはんだがなじみ、フィレット8が確実に形成される
。
更に、半導体パッケージ3の基板1からの高さがはんだ
付けにより変わらないので、半導体パッケージ3が振動
等で位置ずれが起こるのを防止するために、第1図に示
すように半導体パッケージ3を接着剤10で固定するこ
とも可能となる。なお、クリームはんだ6の印刷位置は
、全体が電極2上にある必要はなく、一部が電極2上に
載っていればよい。
付けにより変わらないので、半導体パッケージ3が振動
等で位置ずれが起こるのを防止するために、第1図に示
すように半導体パッケージ3を接着剤10で固定するこ
とも可能となる。なお、クリームはんだ6の印刷位置は
、全体が電極2上にある必要はなく、一部が電極2上に
載っていればよい。
以上詳細に説明したように、本発明によれば、リフロー
時に溶けたはんだがリード端面に接触しやすくなるので
、フィレットが形成されやすくなり、半導体パッケージ
のりフローはんだ付けの歩留まりが向上する効果がある
。
時に溶けたはんだがリード端面に接触しやすくなるので
、フィレットが形成されやすくなり、半導体パッケージ
のりフローはんだ付けの歩留まりが向上する効果がある
。
【図面の簡単な説明】
第1図は本発明の一実施例の工程を示すための断面図、
第2図は従来の半導体パッケージのはんだ付け方法を説
明するための断面図である。 1・・・・・・基板、2・−・・・・電極、3・・・・
−・半導体バラケージ、4・・・・・・リード、5・−
・・・・リード端面、6・・・・・・クリームはんだ、
7・・−・・・溶融したはんだ、8.9・・・・・・フ
ィレット、10・・−・・・接着剤。
第2図は従来の半導体パッケージのはんだ付け方法を説
明するための断面図である。 1・・・・・・基板、2・−・・・・電極、3・・・・
−・半導体バラケージ、4・・・・・・リード、5・−
・・・・リード端面、6・・・・・・クリームはんだ、
7・・−・・・溶融したはんだ、8.9・・・・・・フ
ィレット、10・・−・・・接着剤。
Claims (1)
- 半導体パッケージが搭載されたときリードの先端が位
置する場所よりも前記半導体パッケージの中心から見て
外側の前記リードが接続される電極上の位置にあらかじ
め定められた長さだけクリームはんだを印刷し、前記半
導体パッケージを前記リードが前記電極上に印刷された
前記クリームはんだの内側にくるように載せた後、加熱
処理により前記クリームはんだを溶かすことを特徴とす
る半導体パッケージのはんだ付け方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30480590A JPH04177792A (ja) | 1990-11-09 | 1990-11-09 | 半導体パッケージのはんだ付け方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30480590A JPH04177792A (ja) | 1990-11-09 | 1990-11-09 | 半導体パッケージのはんだ付け方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04177792A true JPH04177792A (ja) | 1992-06-24 |
Family
ID=17937459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30480590A Pending JPH04177792A (ja) | 1990-11-09 | 1990-11-09 | 半導体パッケージのはんだ付け方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04177792A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5609490A (en) * | 1995-02-22 | 1997-03-11 | Motorola, Inc. | Method and apparatus for attachment of edge connector to substrate |
-
1990
- 1990-11-09 JP JP30480590A patent/JPH04177792A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5609490A (en) * | 1995-02-22 | 1997-03-11 | Motorola, Inc. | Method and apparatus for attachment of edge connector to substrate |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04177792A (ja) | 半導体パッケージのはんだ付け方法 | |
JP4263765B1 (ja) | 電子部品ハンダ付け方法 | |
JPH1075042A (ja) | 回路基板および電子部品実装方法 | |
JPH06140540A (ja) | ヒートシンク及びそのヒートシンクを用いた半導体装置の実装方法 | |
JP2002026482A (ja) | 電子部品の実装構造 | |
JPS59219946A (ja) | フラツトパツク部品の半田流れ防止方法 | |
JPH07142665A (ja) | リード付電子部品 | |
JPH0897325A (ja) | ボール・グリッド・アレイパッケージにおける接続端子部構造及び接続端子部構造の形成方法 | |
JPH08130267A (ja) | 樹脂封止型半導体パッケージ、それを用いた樹脂封止型半導体装置およびその製造方法 | |
JPH0936527A (ja) | 電子部品及び電子部品の製造方法、基板並びに電子部品のハンダ付け方法 | |
JPS58197897A (ja) | はんだ接合方法 | |
JP3012613B1 (ja) | 電子部品のはんだ付け方法 | |
JPH01309396A (ja) | リフロー半田付け方法 | |
JPH01127169A (ja) | リードピンへのろう取付方法 | |
JP3063587B2 (ja) | 電子部品および電子部品の製造方法 | |
JPH11298125A (ja) | 表面実装用ランド | |
JP2903711B2 (ja) | フラットパッケージの予備半田方法 | |
JPH07263604A (ja) | 電子部品とその実装構造 | |
KR19980048356A (ko) | 반도체 부품 및 그 제조방법 | |
JP3284758B2 (ja) | Icパッケージ | |
JPH0513500A (ja) | テープキヤリアパツケージ | |
JPH07147370A (ja) | 表面実装型集積回路パッケージのリード端子構造 とリード端子の固着方法。 | |
JP2004022566A (ja) | 半導体装置とその製造方法 | |
JPH04268739A (ja) | 半導体装置の製造方法 | |
JPH04125987A (ja) | 混成集積回路 |