JPH04268739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04268739A JPH04268739A JP3004191A JP3004191A JPH04268739A JP H04268739 A JPH04268739 A JP H04268739A JP 3004191 A JP3004191 A JP 3004191A JP 3004191 A JP3004191 A JP 3004191A JP H04268739 A JPH04268739 A JP H04268739A
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- JP
- Japan
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- semiconductor element
- circuit board
- electrode
- semiconductor device
- semiconductor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、突起電極を有する半導
体素子の電極を接合するための半導体装置の製造方法に
関する。
体素子の電極を接合するための半導体装置の製造方法に
関する。
【０００２】
【従来の技術】以下に従来の半導体装置の製造方法につ
いて説明する。
いて説明する。
【０００３】図２は従来の半導体装置の製造方法を説明
する断面図である。半導体素子１の電極パッド部に予め
突起電極２が形成されており、回路基板３の上の電極４
にはんだ材料５を用いて接合する。この時、従来の製造
方法では図３に示すように回路基板３の上に半導体素子
１を仮止めし、はんだリフローしていた。
する断面図である。半導体素子１の電極パッド部に予め
突起電極２が形成されており、回路基板３の上の電極４
にはんだ材料５を用いて接合する。この時、従来の製造
方法では図３に示すように回路基板３の上に半導体素子
１を仮止めし、はんだリフローしていた。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、接合後のはんだフィレットの形状は図２
に示すように球状になり、かつ回路基板の半導体素子の
間隔が小さくなるため、回路基板と半導体素子の熱膨張
係数の差による応力に対して構造的に弱いという課題を
有していた。
来の構成では、接合後のはんだフィレットの形状は図２
に示すように球状になり、かつ回路基板の半導体素子の
間隔が小さくなるため、回路基板と半導体素子の熱膨張
係数の差による応力に対して構造的に弱いという課題を
有していた。
【０００５】本発明は上記従来の課題を解決するもので
、はんだ材料を用いて半導体素子の電極を接合するフリ
ップチップ方式において、熱応力に対して強い半導体装
置の製造方法を提供することを目的とする。
、はんだ材料を用いて半導体素子の電極を接合するフリ
ップチップ方式において、熱応力に対して強い半導体装
置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、回路基板の上の予
めはんだ材料が供給された電極に半導体素子の突起電極
を位置合わせし、仮止めした後、半導体素子を下側にし
てはんだ材料を加熱して接合する構成を有している。
に本発明の半導体装置の製造方法は、回路基板の上の予
めはんだ材料が供給された電極に半導体素子の突起電極
を位置合わせし、仮止めした後、半導体素子を下側にし
てはんだ材料を加熱して接合する構成を有している。
【０００７】
【作用】この構成によって、はんだ材料が溶融している
間に半導体素子の重量によりフィレットが鼓状になり、
かつ回路基板と半導体素子の間隔が大きくなる。
間に半導体素子の重量によりフィレットが鼓状になり、
かつ回路基板と半導体素子の間隔が大きくなる。
【０００８】
【実施例】以下本発明の一実施例について、図１を参照
しながら説明する。
しながら説明する。
【０００９】なお図２に示す従来例と同一箇所には同一
符号を付し、その詳細説明を省略する。図１に示すよう
に、予めはんだ材料５が供給された回路基板３の電極４
に半導体素子１の突起電極２を位置合わせし、仮止めし
た後、半導体素子１を下側にしてはんだリフローする。
符号を付し、その詳細説明を省略する。図１に示すよう
に、予めはんだ材料５が供給された回路基板３の電極４
に半導体素子１の突起電極２を位置合わせし、仮止めし
た後、半導体素子１を下側にしてはんだリフローする。
【００１０】この半導体素子１の代表例として半導体メ
モリ素子があるが、４ＭＤＲＡＭでは１０ｍｍ角に近い
寸法で、電極数は２０ピン前後である。このような半導
体素子１に突起電極を形成するには種々の方法があるが
、最も代表的なものは半導体素子１が多数個形成された
半導体基板の状態でめっき法により形成する方法である
。 またフリップチップ法の場合の突起電極としてははんだ
を用いたものが一般的であるが、本発明による方法では
使用するはんだ材料５に溶融せず、かつなじみの良い金
属材料で形成した突起電極、例えば表面にニッケルめっ
きを施した銅等を用いることが望ましい。また回路基板
３としては、プリント基板，セラミック基板等が用いら
れる。はんだ材料５としては、その溶融状態で表面張力
が大きすぎると半導体素子１が逆に引きつけられること
になるため、実施にあたっては、突起電極２および電極
４の面積、はんだ材料５の表面張力と粘度または量を適
正値に設定することが重要である。この設定値は実験に
よって容易に決定することができる。
モリ素子があるが、４ＭＤＲＡＭでは１０ｍｍ角に近い
寸法で、電極数は２０ピン前後である。このような半導
体素子１に突起電極を形成するには種々の方法があるが
、最も代表的なものは半導体素子１が多数個形成された
半導体基板の状態でめっき法により形成する方法である
。 またフリップチップ法の場合の突起電極としてははんだ
を用いたものが一般的であるが、本発明による方法では
使用するはんだ材料５に溶融せず、かつなじみの良い金
属材料で形成した突起電極、例えば表面にニッケルめっ
きを施した銅等を用いることが望ましい。また回路基板
３としては、プリント基板，セラミック基板等が用いら
れる。はんだ材料５としては、その溶融状態で表面張力
が大きすぎると半導体素子１が逆に引きつけられること
になるため、実施にあたっては、突起電極２および電極
４の面積、はんだ材料５の表面張力と粘度または量を適
正値に設定することが重要である。この設定値は実験に
よって容易に決定することができる。
【００１１】
【発明の効果】以上のように本発明は、半導体素子を下
側にしてはんだリフローすることにより回路基板と半導
体素子の間隔が大きくなるとともに、はんだフィレット
の形状が鼓状となるため回路基板と半導体素子の熱膨張
係数の差による応力が緩和でき、信頼性を向上できる優
れた半導体装置の製造方法を実現できるものである。
側にしてはんだリフローすることにより回路基板と半導
体素子の間隔が大きくなるとともに、はんだフィレット
の形状が鼓状となるため回路基板と半導体素子の熱膨張
係数の差による応力が緩和でき、信頼性を向上できる優
れた半導体装置の製造方法を実現できるものである。
【図１】本発明の一実施例における半導体装置の製造方
法を説明する断面図
法を説明する断面図
【図２】従来の半導体装置の製造方法を説明する断面図
【図３】従来の半導体装置の製造方法を説明する斜視図
１ 半導体素子
２ 突起電極
３ 回路基板
４ 回路基板の上の電極
５ はんだ材料
Claims (1)
- 【請求項１】回路基板の上の予めはんだ材料が供給され
た電極に半導体素子の突起電極を位置合わせし、仮止め
した後、半導体素子を下側にして前記はんだ材料を加熱
して接合する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004191A JPH04268739A (ja) | 1991-02-25 | 1991-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004191A JPH04268739A (ja) | 1991-02-25 | 1991-02-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268739A true JPH04268739A (ja) | 1992-09-24 |
Family
ID=12292739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004191A Pending JPH04268739A (ja) | 1991-02-25 | 1991-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04268739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059638A (ja) * | 2005-08-25 | 2007-03-08 | Nec Corp | 半導体装置およびその製造方法 |
| WO2023136078A1 (ja) * | 2022-01-14 | 2023-07-20 | ローム株式会社 | 半導体装置 |
-
1991
- 1991-02-25 JP JP3004191A patent/JPH04268739A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059638A (ja) * | 2005-08-25 | 2007-03-08 | Nec Corp | 半導体装置およびその製造方法 |
| WO2023136078A1 (ja) * | 2022-01-14 | 2023-07-20 | ローム株式会社 | 半導体装置 |
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