JPH04175903A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野ｊ 本発明は、微分命令を実行可能なプログラマブルコント
ローラに関する。

［従来の技術Ｊ プログラマブルコントローラの実行するシーケンスプロ
グラムは各種シーケンス命令で構成される。このシーケ
ンス命令の中に微分命令と呼ばれているシーケンス命令
がある。

微分命令は制御対象機器に入出力する接点信号のレベル
変化たとえば、レベルオンからオフへの立ち下がりの有
無などを検出する命令であり、信号レベルの変化に応じ
て他の接点を作動する場合に微分命令が用いられる。

この微分命令処理を実行する場合、前回入力の接点信号
と今回入力の接点信号の比較を行ってレベル変化を検出
する。データメモリには今回入力の接点信号を記憶する
接点信号記憶領域と前回入力の接点信号（レベル変化の
検出結果を用いることもある）を記憶する微分接点記憶
領域が設けられている。

データメモリは１アドレス１バイトで構成され、８個の
微分接点信号を１つのアドレス領域に格納する。

［発明が解決しようとする課題］ シーケンス演算処理において、微分命令を実行する際に
、微分接点信号を読出す場合は、データメモリに対して
アドレス指定を行って８個の微分接点信号を読出し、読
出しの信号の中から所望の微分接点信号を抽出する。

微分命令の実行後、また、微分接点領域に今回の接点信
号を次回の微分命令処理のために書込む場合は、やはり
アドレス指定を行って８個分の微分接点信号を読出し、
書込み対象の微分接点信号を今回の接点信号に交換した
後、再び８個分の微分接点信号にまとめて、微分接点領
域に書込む。

微分命令処理は、単独の接点信号を処理対象とするので
、上述のようにデータメモリからの読出し、書込み処理
においてデータの抽出や交換という煩雑な処理が必要で
あり、シーケンス演算の高速化の阻害要因となっていた
。

そこで、本発明の目的は、このような不具合を解消し、
微分命令の実行処理をさらに高速にすることの可能なプ
ログラマブルコントローラを提供することにある。

［課題を解決するための手段］ このような目的を達成するために、本発明は、微分命令
を実行可能なプログラマブルコントローラにおいて、入
出力の接点信号を記憶するための第１データメモリとは
別個に微分接点信号を記憶するための、１アドレスが１
ビットの第２データメモリを設け、ユーザプログラムメ
モリにおけるシーケンス命令の格納アドレスと前記第２
データメモリにおける前記微分接点信号の格納アドレス
とを共通化したことを特徴とする。

［作　用１ 本発明では、１つの微分命令で取り扱う接点信号が１個
のみであることに着目し、微分接点信号をユーザプログ
ラムのシーケンス命令の格納アドレスと共通のアドレス
に格納する。

このため、実行対象のシーケンス命令が微分命令である
ときにはそのときのシーケンス命令の読出しアドレスを
そのまま用いて微分接点信号を読み／書きできるので、
従来のように微分接点信号の抽出、交換処理を行う必要
がない。

［実施例１ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明実施例の主要部の回路構成を示す。

第１図において、プログラマブルコントローラはＣＰＵ
モジュール１．ローダ９およびＩ１０モジュール１０か
ら構成される。

ＣＰＵモジュールｌはシーケンス演算処理を行う。ロー
ダ９はシーケンスプログラムの作成入力、　ＣＰＵモジ
ュール１に対する動作指示を行う。

Ｉ１０モジュールｌＯはＣＰＵモジュール１と制御対象
機器との間で授受する入出力（１１０）の接点信号のレ
ベル変換を行う。

ＣＰＵモジュール１では中央演算処理装置（ＣＰＵ）　
２システムプログラムメモリ３．システムデータメモリ
４．ユーザデータメモリ５．シリアル入出力インタフェ
ース（ＳＩＯ）６．ユーザプログラムメモリ７．５ＲＧ
（１ビット）メモリ８が共通バスに接続されている。

本実施例ではＣＰＵ２に８ビットＣＰＵを用いており、
共通バスのアドレス信号線は１２ビット、データ信号線
は８ビットの構成となる。本例ではアドレス線１２ビッ
トの中の上位３ビットで構成機器のアドレス指定を行い
、下位９ビットで読み／書き情報の格納アドレスの指定
を行う。

ＣＰＵ２は、システムプログラムメモリ３に格納された
システムプログラムに従って装置全体を制御する。また
、ＣＰＵ２はユーザプログラムメモリ７のシーケンスプ
ログラムに基づき、一定周期でＩ１０モジュール１０と
の間で入出力接点信号の送／受信を行った後、入力接点
信号に対してシーケンス演算を行って出力接点信号のレ
ベル内容を決定する。

システムデータメモリ４はＣＰＵ２の演算において使用
するシステムデータの一時記憶用に用いられる。ユーザ
データメモリ５はＩ１０モジュールｌＯとの間で授受す
る入出力接点信号の一時記憶用に用いられる。なお、従
来例で言己述した微分接点領域はこのメモリには設けら
れていない。

ユーザプログラムメモリ７はローダ９において作成され
たシーケンスプログラムを格納し、システム起動に先立
ってＣＰＵ２によりシーケンスプログラムが書込まれる
。

ＳＲＧメモリ８は本発明に関わり、微分接点メモリとし
て用いられ、エアドレスが１ビットの構成であり、前回
の接点信号を格納する。

なお、ユーザプログラムメモリ７およびＳＲＧメモリ８
とは第２図に示すように情報格納アドレス指定用の下位
アドレスが共通化され、１対１の対応関係にある。

５ＩＯ６はＣＰＵ２とローダ９との間で授受する信号を
シリアル信号の形態で転送する。

このような回路における微分命令処理の動作を第３図の
フローチャートを参照しながら説明する。

第３図はＣＰＵ２のシーケンス演算処理を行うためのシ
ステム手順を示し、システムデータメモリ４に予め格納
されている。

シーケンス演算の実行タイミングになるとＣＰＵ２ば、
第３図の制御手順を開始する。

第３図において、まず、ＣＰＵ２は、上位アドレスによ
りユーザプログラムメモリ７を指定すると共に情報格納
アドレスエをユーザプログラムメモリ７の先頭アドレス
に指定してシーケンス命令を読出す（第３図のステップ
ＳＩＯ〜５３０）。

読出したシーケンス命令が微分命令であるか否かをコー
ド比較により判定し、否定判定が得られた場合は、従来
のシーケンス演算処理を行う（第３図のステップＳ５０
→５５５）。

この後、情報格納アドレス■を更新して次のシーケンス
命令を読出す（第３図のステップ５１３０→５３０）。

このようにしてシーケンス命令を繰り返し読出し、演算
実行して行くと（第３図のステップＳ３０〜Ｓ５０→Ｓ
５５→５１３０→Ｓ３０のループ処理）、シーケンスプ
ログラム中の微分命令はステップＳ５０で検出される。

このとき、ＣＰＵ２はアドレス信号の中の上位アドレス
のみをＳＲＧメモリ８の指定に切換え、このアドレスに
格納された前回の接点信号を読出す。

次に、微分命令内または微分命令の前において指定され
る今回の接点信号をユーザデータメモリ７から読出し、
レベル変化についての判別処理すなわち微分命令実行処
理を行う（第３図のステップＳ５０〜５１００）。

この後、次回の微分命令実行処理のために、今回の接点
信号を微分接点信号としてＳＲＧメモリ８の現在設定さ
れている（下位）アドレスに書込む（第３図のステップ
５１２０）。

このような微分命令関連処理において、アドレス信号の
中のシーケンス命令の読出しアドレスと、ＳＲＧメモリ
８に対する読み書きのアドレスは同一のため、従来のよ
うに、メモリ毎に読出しアドレスを別個のものに変更す
る必要はなくなる。

また、ＳＲＧメモリ８の各アドレスは１ビット構成なの
で、他の微分接点信号と共に記憶させる必要がなく、こ
のため、従来のような接点信号の分離抽出処理、交換処
理は行う必要がない。

以上の通常のシーケンス命令実行処理および微分命令実
行処理を命令の種類毎に繰り返し実行してシーケンス命
令を演算実行し、シーケンスプログラムの末尾コードを
検出したとき（第３図のステップＳ４０　）　、本制御
手順を終了する。

ＳＲＧメモリ８とユーザプログラムメモリ７の情報格納
アドレスを共通とすることにより次のような利点が生じ
る。

（１）ユーザが作成するシーケンスプログラムのどの位
置に微分命令が記載されてもアドレス変換テーブル無し
に微分接点信号を読み書きできる。

（２）アドレスが共通化されているので、他種機器に対
して従来よりも多（のアドレスを割当てることができる
。

［発明の効果１ 以上、説明したように、本発明によれば、従来の微分接
点信号の読み／書きに生じていた微分接点信号の抽出、
交換処理を不要とすることができるので、これら処理の
時間だけシーケンス演算時間を短縮することが可能とな
る。また、シーケンス動作のモニタに際し、微分接点信
号を読出す際にも上記抽出処理が不要となるのでモニタ
処理のための情報読出し時間の短縮化にも寄与すること
ができる。

【図面の簡単な説明】

第１図は本発明実施例の回路構成を示すブロック図、 第２図は本発明実施例のユーザプログラムメモリ７およ
びＳＲＧメモリ８のアドレスの対応関係を示すアドレス
マツプ、 第３図は本発明実施例のＣＰＵ２の処理手順を示すフロ
ーチャートである。 １・・・ＣＰυモジュール、 ２・・・ｃｐｕ　。 ５・・・ユーザデータメモリ、 ７・・・ユーザプログラムメモリ、 ８・・・ＳＲＧメモリ。

Claims (1)

1. 【特許請求の範囲】 １）微分命令を実行可能なプログラマブルコントローラ
   において、 入出力の接点信号を記憶するための第１データメモリと
   は別個に微分接点信号を記憶するための、１アドレスが
   １ビットの第２データメモリを設け、ユーザプログラム
   メモリにおけるシーケンス命令の格納アドレスと前記第
   ２データメモリにおける前記微分接点信号の格納アドレ
   スとを共通化したことを特徴とするプログラマブルコン
   トローラ。