JPH04170797A - 記憶装置のプログラミング装置 - Google Patents
記憶装置のプログラミング装置Info
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- JPH04170797A JPH04170797A JP2298505A JP29850590A JPH04170797A JP H04170797 A JPH04170797 A JP H04170797A JP 2298505 A JP2298505 A JP 2298505A JP 29850590 A JP29850590 A JP 29850590A JP H04170797 A JPH04170797 A JP H04170797A
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- control
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- 230000005540 biological transmission Effects 0.000 claims description 3
- 230000008672 reprogramming Effects 0.000 abstract description 8
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電気的な消去信号によってメモリの全内容
を短時間に消去できるフラッシュＥＦＲＯＭと呼ばれる
記憶装置をプログラミングするための装置に関するもの
である。
を短時間に消去できるフラッシュＥＦＲＯＭと呼ばれる
記憶装置をプログラミングするための装置に関するもの
である。
〔従来の技術］
マイクロコンピュータにより制御される電子機器におい
ては、マイクロコンピュータの作業用プログラム等が格
納される読み出し専用メモリとしてのＲＯＭが用いられ
るが、電子機器のバージョンアップ等のための機能変更
や、バグの除去等のために、ＲＯＭの内容を変更する場
合がしばしばある。このように書替え可能なＲＯＭとし
て、従来よりＥＰＲＯＭが用いられている。ＥＰＲＯＭ
としては、紫外線を用いてデータを消去するＵＶ−ＥＰ
ＲＯＭや電気信号により消去を行うＥ２ＦＲＯＭが知ら
れている。ＵＶ−ＥＦＲＯＭは紫外線を１５〜３０分間
照射することにより、データの消去が行われ、Ｅ２ＦＲ
ＯＭはアドレスを指定しながら消去信号を与えることに
より、データの消去が行われる。
ては、マイクロコンピュータの作業用プログラム等が格
納される読み出し専用メモリとしてのＲＯＭが用いられ
るが、電子機器のバージョンアップ等のための機能変更
や、バグの除去等のために、ＲＯＭの内容を変更する場
合がしばしばある。このように書替え可能なＲＯＭとし
て、従来よりＥＰＲＯＭが用いられている。ＥＰＲＯＭ
としては、紫外線を用いてデータを消去するＵＶ−ＥＰ
ＲＯＭや電気信号により消去を行うＥ２ＦＲＯＭが知ら
れている。ＵＶ−ＥＦＲＯＭは紫外線を１５〜３０分間
照射することにより、データの消去が行われ、Ｅ２ＦＲ
ＯＭはアドレスを指定しながら消去信号を与えることに
より、データの消去が行われる。
これに対して、最近、メモリに格納された全データを電
気信号を用いて短時間に消去できるようにしたフラッシ
ュＥＰＲＯＭと呼ばれるＲＯＭが開発され、実用化され
始めている。このフラッシュＥＦＲＯＭは、所定の端子
ピンに所定の電圧を印加することにより、１秒間程度で
メモリの全データが消去される。
気信号を用いて短時間に消去できるようにしたフラッシ
ュＥＰＲＯＭと呼ばれるＲＯＭが開発され、実用化され
始めている。このフラッシュＥＦＲＯＭは、所定の端子
ピンに所定の電圧を印加することにより、１秒間程度で
メモリの全データが消去される。
上述した各消去方法でデータの消去が行われたＥ Ｆ
ＲＯＭに対しては、例えばＥＰＲＯＭプログラミング装
置等の装置を用いて新しいデータの再プログラミングが
行われる。
ＲＯＭに対しては、例えばＥＰＲＯＭプログラミング装
置等の装置を用いて新しいデータの再プログラミングが
行われる。
上述したＵＶ−ＥＦＲＯＭは、紫外線を照射するために
、ＵＶ−ＥＦＲＯＭを電子機器の中から外部に取り出さ
なければならず、また、消去時間も長くかかる。さらに
消去後、再プログラミングを行う場合も、専用のプログ
ラミング装置を用いる必要がある。またＥ２ＦＲＯＭ及
びフラッシュＥＦＲＯＭは、電子機器に組込んだまま、
即ち、Ｅ２ＦＲＯＭ又はフラッシュＥＦＲＯＭをボード
上に取付けた状態で、データの消去及びプログラミング
の作業等を行うごとが可能である。しかしながら、Ｅ２
ＦＲＯＭまたはフラッシュＥＰＲＯＭが組み込まれたボ
ード上にさらにデータ消去機能やプログラミング機能を
追加して一体化しようとすると、ハード的にもソフト的
にもシステムの設計、開発時における負荷が大きくなり
、コストアップを招くと共に、ボードスペースが拡大す
る等の問題が生じる。またＥ２ＦＲＯＭはフラッシュＥ
ＰＲＯＭに比べて数倍高価であり、Ｅ２ＦＲＯＭの用途
の多くはフラッシュＥＰＲＯＭで置き替えが可能である
。
、ＵＶ−ＥＦＲＯＭを電子機器の中から外部に取り出さ
なければならず、また、消去時間も長くかかる。さらに
消去後、再プログラミングを行う場合も、専用のプログ
ラミング装置を用いる必要がある。またＥ２ＦＲＯＭ及
びフラッシュＥＦＲＯＭは、電子機器に組込んだまま、
即ち、Ｅ２ＦＲＯＭ又はフラッシュＥＦＲＯＭをボード
上に取付けた状態で、データの消去及びプログラミング
の作業等を行うごとが可能である。しかしながら、Ｅ２
ＦＲＯＭまたはフラッシュＥＰＲＯＭが組み込まれたボ
ード上にさらにデータ消去機能やプログラミング機能を
追加して一体化しようとすると、ハード的にもソフト的
にもシステムの設計、開発時における負荷が大きくなり
、コストアップを招くと共に、ボードスペースが拡大す
る等の問題が生じる。またＥ２ＦＲＯＭはフラッシュＥ
ＰＲＯＭに比べて数倍高価であり、Ｅ２ＦＲＯＭの用途
の多くはフラッシュＥＰＲＯＭで置き替えが可能である
。
この発明は、上記のような実情に鑑みて成されたもので
、フラッシュＥＰＲＯＭに対してデータの消去及びプロ
グラミングを簡単に行うことのできる装置を提供するこ
とを目的としている。
、フラッシュＥＰＲＯＭに対してデータの消去及びプロ
グラミングを簡単に行うことのできる装置を提供するこ
とを目的としている。
［課題を解決するための手段］
この発明の記憶装置のプログラミング装置においては、
コンピュータ等の外部制御装置２のデータパス、アドレ
スバス及びコントロールバスと接続される第１〜第３の
インタフェース部１６〜１８と、フラッシュＥＦＲＯＭ
等の記憶装置３のデータバス、アドレスバス及びコント
ロールバスと接続される第４〜第６のインタフェース部
１９〜２１と、上記記憶装置３の消去及び再プログラミ
ングを行う機能を有し且つ上記第６のインタフェース部
と接続されるプログラミング発生部２３と、このプログ
ラミング発生部２３からの再プログラミングデータの出
力端２３ａと上記第１のインタフェース部１６とを選択
的に切替接続する第１のマルチプレクサ２４と、上記第
２のインタフェース部１７と上記プログラミング発生部
２３からのアドレスデータの出力端２３ｂとを選択的に
切替接続する第２のマルチプレクサ２５と、上記第１〜
第３のインタフェース部１６〜１８に接続されて上記第
１及び第２のマルチプレクサ２４．２５の切替制御及び
上記プログラミング発生部２３の制御を行う制御部２２
とを設けている。
コンピュータ等の外部制御装置２のデータパス、アドレ
スバス及びコントロールバスと接続される第１〜第３の
インタフェース部１６〜１８と、フラッシュＥＦＲＯＭ
等の記憶装置３のデータバス、アドレスバス及びコント
ロールバスと接続される第４〜第６のインタフェース部
１９〜２１と、上記記憶装置３の消去及び再プログラミ
ングを行う機能を有し且つ上記第６のインタフェース部
と接続されるプログラミング発生部２３と、このプログ
ラミング発生部２３からの再プログラミングデータの出
力端２３ａと上記第１のインタフェース部１６とを選択
的に切替接続する第１のマルチプレクサ２４と、上記第
２のインタフェース部１７と上記プログラミング発生部
２３からのアドレスデータの出力端２３ｂとを選択的に
切替接続する第２のマルチプレクサ２５と、上記第１〜
第３のインタフェース部１６〜１８に接続されて上記第
１及び第２のマルチプレクサ２４．２５の切替制御及び
上記プログラミング発生部２３の制御を行う制御部２２
とを設けている。
また、この発明の情報書込装置は、記憶されている全情
報を消去用の電気信号により消去して新たな情報を記憶
させることが可能なＲＯＭ３とこのＲＯＭ３からの情報
の読み取りを制御する制御手段２との間に設けられ、上
記ＲＯＭ３への情報の書き込みを行うための情報書込装
置１であって、上記ＲＯＭ３への情報の書き込みを行う
ための情報書込手段２１〜２３と、上記情報書込手段２
１〜２３または上記制御手段２の何れかの接続を上記Ｒ
ＯＭ３に対して選択するための選択手段２４．２５とを
備えている。
報を消去用の電気信号により消去して新たな情報を記憶
させることが可能なＲＯＭ３とこのＲＯＭ３からの情報
の読み取りを制御する制御手段２との間に設けられ、上
記ＲＯＭ３への情報の書き込みを行うための情報書込装
置１であって、上記ＲＯＭ３への情報の書き込みを行う
ための情報書込手段２１〜２３と、上記情報書込手段２
１〜２３または上記制御手段２の何れかの接続を上記Ｒ
ＯＭ３に対して選択するための選択手段２４．２５とを
備えている。
上記の記憶装置のプログラミング装置においては、フラ
ッシュＥＦＲＯＭをコンピュータのＲＯＭとして用いる
通常動作時には、第１及び第２のマルチプレクサは、第
１及び第２のインタフェース部を選択する。これにより
、コンピュータのデータバスは、第１のインタフェース
部、第１のマルチプレクサ及び第４のインタフェース部
を通じて記憶装置のデータバスと接続される。またコン
ピュータのアドレスバスは、第２のインタフェース部、
第２のマルチプレクサ及び第５のインタフェース部を通
じて記憶装置のアドレスバスと接続される。従って、コ
ンピュータは記憶装置のアドレスを指定してプログラム
されたデータを読み出すことにより、所定の演算処理を
実行することができる。
ッシュＥＦＲＯＭをコンピュータのＲＯＭとして用いる
通常動作時には、第１及び第２のマルチプレクサは、第
１及び第２のインタフェース部を選択する。これにより
、コンピュータのデータバスは、第１のインタフェース
部、第１のマルチプレクサ及び第４のインタフェース部
を通じて記憶装置のデータバスと接続される。またコン
ピュータのアドレスバスは、第２のインタフェース部、
第２のマルチプレクサ及び第５のインタフェース部を通
じて記憶装置のアドレスバスと接続される。従って、コ
ンピュータは記憶装置のアドレスを指定してプログラム
されたデータを読み出すことにより、所定の演算処理を
実行することができる。
記憶装置の書替えを行う場合は、コンピュータから制御
信号をコントロールバス及び第３のインタフェース部を
通じて制御部へ送ると共に、再プログラミングのための
プログラムデータ及びアドレスを第１及び第２のインタ
フェース部を介して上記制御部に送る。これを受けて制
御部はプログラミング発生部を制御すると共に、第１及
び第２のマルチプレクサをプログラミング発生部側に切
替える。プログラミング発生部は、先ず消去信号を第６
のインタフェース部及び記憶装置のコントロールバスを
通じて記憶装置に加える。これによって記憶装置の全て
のデータが消去される。次に、プログラミング発生部は
、コンピュータから制御部を通じて与えられた新しいプ
ログラムデータを第１のマルチプレクサ、第４のインタ
フェース部及び記憶装置のデータバスを通じて記憶装置
に入力する。これと共にアドレスデータが第２のマルチ
プレクサ、第５のインタフェース部及び記憶装置のアド
レスバスを通じて記憶装置に与えられアドレスが指定さ
れる。これによって、記憶装置の再プログラミングが行
われ、新しいデータが書き込まれる。プログラミング完
了後は、第１及び第２のマルチプレクサは再び第１及び
第２のインタフェース部側に切替えられて、元の通常の
動作状態となる。
信号をコントロールバス及び第３のインタフェース部を
通じて制御部へ送ると共に、再プログラミングのための
プログラムデータ及びアドレスを第１及び第２のインタ
フェース部を介して上記制御部に送る。これを受けて制
御部はプログラミング発生部を制御すると共に、第１及
び第２のマルチプレクサをプログラミング発生部側に切
替える。プログラミング発生部は、先ず消去信号を第６
のインタフェース部及び記憶装置のコントロールバスを
通じて記憶装置に加える。これによって記憶装置の全て
のデータが消去される。次に、プログラミング発生部は
、コンピュータから制御部を通じて与えられた新しいプ
ログラムデータを第１のマルチプレクサ、第４のインタ
フェース部及び記憶装置のデータバスを通じて記憶装置
に入力する。これと共にアドレスデータが第２のマルチ
プレクサ、第５のインタフェース部及び記憶装置のアド
レスバスを通じて記憶装置に与えられアドレスが指定さ
れる。これによって、記憶装置の再プログラミングが行
われ、新しいデータが書き込まれる。プログラミング完
了後は、第１及び第２のマルチプレクサは再び第１及び
第２のインタフェース部側に切替えられて、元の通常の
動作状態となる。
そして、上記外部制御装置以外のデータ供給源からのプ
ログラムデータを受け上記制御部に伝える第７のインタ
フェース部２６を設けた場合には、データ供給源から供
給される各種のプログラムデータを記憶装置に記憶させ
ることが可能となる。
ログラムデータを受け上記制御部に伝える第７のインタ
フェース部２６を設けた場合には、データ供給源から供
給される各種のプログラムデータを記憶装置に記憶させ
ることが可能となる。
また、上記の情報書込装置においては、例えばフラッシ
ュＥＦＲＯＭからなる上記ＲＯＭをコンピュータ等のＲ
ＯＭとして用いる通常の動作時には、選択手段は制御手
段とＲＯＭとの接続を選択し、これによって制御手段に
よる通常のＲＯＭからの情報の読み取り動作が行われる
。また、ＲＯＭの書替えを行う場合には、まずＲＯＭに
記憶されている全情報が消去用の電気信号により消去さ
れると共に、選択手段が情報書込手段とＲＯＭとの接続
を選択し、これによって情報書込手段によるＲＯＭへの
新たな情報の書き込みが行われる。
ュＥＦＲＯＭからなる上記ＲＯＭをコンピュータ等のＲ
ＯＭとして用いる通常の動作時には、選択手段は制御手
段とＲＯＭとの接続を選択し、これによって制御手段に
よる通常のＲＯＭからの情報の読み取り動作が行われる
。また、ＲＯＭの書替えを行う場合には、まずＲＯＭに
記憶されている全情報が消去用の電気信号により消去さ
れると共に、選択手段が情報書込手段とＲＯＭとの接続
を選択し、これによって情報書込手段によるＲＯＭへの
新たな情報の書き込みが行われる。
なお、情報書込手段が伝送手段１５．２１を備えている
場合には、上記消去用の信号はこの伝送手段を介してＲ
ＯＭに向けて伝送される。また、情報書込手段が第１の
端子１０〜１２及び第２の端子１３〜１５を備えている
場合には、第１の端子を介して制御手段側との接続が行
われ、第２の端子を介してＲＯＭ側との接続が行われる
。
場合には、上記消去用の信号はこの伝送手段を介してＲ
ＯＭに向けて伝送される。また、情報書込手段が第１の
端子１０〜１２及び第２の端子１３〜１５を備えている
場合には、第１の端子を介して制御手段側との接続が行
われ、第２の端子を介してＲＯＭ側との接続が行われる
。
以下、この発明の一実施例を図面と共に説明する。
第１図において、１はこの発明によるフラッシュＥＦＲ
ＯＭのプログラミング装置（情報書込装置）であり、内
部の各回路部は同一のＩＣチップ上に設けられている。
ＯＭのプログラミング装置（情報書込装置）であり、内
部の各回路部は同一のＩＣチップ上に設けられている。
２は外部制御装置であり、この実施例ではコンピュータ
システムにおけるＣＰＵ２を用いた場合を示す、３はＣ
ＰＵ２の作業プログラム等が格納される記憶装置であり
、この実施例では前述したフラッシュＥＦＲＯＭ３ （
以下、単にＲＯＭ３と言う）を用いた場合を示す。
システムにおけるＣＰＵ２を用いた場合を示す、３はＣ
ＰＵ２の作業プログラム等が格納される記憶装置であり
、この実施例では前述したフラッシュＥＦＲＯＭ３ （
以下、単にＲＯＭ３と言う）を用いた場合を示す。
４はＣＰＵ２のデータバス、５はＣＰＵ２のアドレスバ
ス、６はＣＰＵ２のコントロールバスである。７はＲＯ
Ｍ３のデータバス、８はＲＯＭ３のアドレスバス、９は
ＲＯＭ３のコントロールバスである。
ス、６はＣＰＵ２のコントロールバスである。７はＲＯ
Ｍ３のデータバス、８はＲＯＭ３のアドレスバス、９は
ＲＯＭ３のコントロールバスである。
プログラミング装置１において、１０．１１．１２．１
３．１４．１５はこのプログラミング装置１を構成する
ＩＣ回路の端子、１６はデータバス４と端子１０を介し
て接続される第Ｉのインタフェース部としてのシステム
データバス用インタフェース部、１７はアドレスバス５
と端子１１を介して接続される第２のインタフェース部
としてのシステムアドレスバス用インタフェース部、１
８はコントロールバス６と端子１２を介して接続される
第３のインタフェース部としてのシステムコントロール
バス用インタフェース部である。
３．１４．１５はこのプログラミング装置１を構成する
ＩＣ回路の端子、１６はデータバス４と端子１０を介し
て接続される第Ｉのインタフェース部としてのシステム
データバス用インタフェース部、１７はアドレスバス５
と端子１１を介して接続される第２のインタフェース部
としてのシステムアドレスバス用インタフェース部、１
８はコントロールバス６と端子１２を介して接続される
第３のインタフェース部としてのシステムコントロール
バス用インタフェース部である。
１９はデータバス７と端子１３を介して接続される第５
のインタフェース部としてのフラッシュＥＰＲＯＭデー
タバス用インタフェース部、２０はアドレスバス８と端
子１４を介して接続される第５のインタフェース部とし
てのフラッシュＥＦＲＯＭアドレスバス用インタフェー
ス部、２１はコントロールバス９と端子１５を介して接
続される第６のインタフェース部としてのフラッシュＥ
ＰＲＯＭコントロールバス用インタフェース部である。
のインタフェース部としてのフラッシュＥＰＲＯＭデー
タバス用インタフェース部、２０はアドレスバス８と端
子１４を介して接続される第５のインタフェース部とし
てのフラッシュＥＦＲＯＭアドレスバス用インタフェー
ス部、２１はコントロールバス９と端子１５を介して接
続される第６のインタフェース部としてのフラッシュＥ
ＰＲＯＭコントロールバス用インタフェース部である。
２２はインタフェース部１６．１７．１８と接続され、
ＣＰＵ２から送られて来る制御信号に応じてプログラム
データ、アドレスデータ等を中継すると共に後述する各
部を制御する制御部、２３はＲＯＭ３の消去を行うと共
に、制御部２２を通じて上記プログラムデータ、アドレ
スデータ等を受けてＲＯＭ３のプログラミングを行うプ
ログラミング発生部であり、インタフェース部２１と接
続されると共に、上記プログラムデータの出力端２３ａ
とアドレスデータの出力端２３ｂとを有している。２４
は制御部２２により切替制御されることにより、インタ
フェース部１６または上記出力端２３ａを選択的にイン
タフェース部１９に接続する第１のマルチプレクサとし
てのデータマルチプレクサ、２５は制御部２２により切
替え制御されることにより、インタフェース部１７又は
上記出力端２３ｂを選択的にインタフェース部２０に接
続する第２のマルチプレクサとしてのアドレスマルチプ
レクサである。
ＣＰＵ２から送られて来る制御信号に応じてプログラム
データ、アドレスデータ等を中継すると共に後述する各
部を制御する制御部、２３はＲＯＭ３の消去を行うと共
に、制御部２２を通じて上記プログラムデータ、アドレ
スデータ等を受けてＲＯＭ３のプログラミングを行うプ
ログラミング発生部であり、インタフェース部２１と接
続されると共に、上記プログラムデータの出力端２３ａ
とアドレスデータの出力端２３ｂとを有している。２４
は制御部２２により切替制御されることにより、インタ
フェース部１６または上記出力端２３ａを選択的にイン
タフェース部１９に接続する第１のマルチプレクサとし
てのデータマルチプレクサ、２５は制御部２２により切
替え制御されることにより、インタフェース部１７又は
上記出力端２３ｂを選択的にインタフェース部２０に接
続する第２のマルチプレクサとしてのアドレスマルチプ
レクサである。
次に上記構成による動作について説明する。
ＣＰＵ２がＲＯＭ３に格納されたプログラムにより、演
算処理を行う通常の動作状態においては、マルチプレク
サ２４はインタフェース部１６と１９とを接続し、マル
チプレクサ２５はインタフェース部１７と２０とを接続
している。これによってＣＰＵ２から指定されたアドレ
スがアドレスバス５、端子１１、インタフェース部１７
、マルチプレクサ２５、インタフェース部２０、端子Ｉ
４及びアドレスバス８を通じてＲＯＭ３に与えられる。
算処理を行う通常の動作状態においては、マルチプレク
サ２４はインタフェース部１６と１９とを接続し、マル
チプレクサ２５はインタフェース部１７と２０とを接続
している。これによってＣＰＵ２から指定されたアドレ
スがアドレスバス５、端子１１、インタフェース部１７
、マルチプレクサ２５、インタフェース部２０、端子Ｉ
４及びアドレスバス８を通じてＲＯＭ３に与えられる。
ＲＯＭ３の上記指定されたアドレスから読み出されたデ
ータは、データバス７、端子１３、インタフェース部１
９、マルチプレクサ２４、インタフェース部１６、端子
１０及びデータバス４を通じてＣＰＵ２に伝えられる。
ータは、データバス７、端子１３、インタフェース部１
９、マルチプレクサ２４、インタフェース部１６、端子
１０及びデータバス４を通じてＣＰＵ２に伝えられる。
次にＲＯＭ３のデータを消去して、新しいデータのプロ
グラミングを行う場合について説明する。
グラミングを行う場合について説明する。
ＣＰＵ２は先ずコントロールバス６を通じて制御信号を
出力し、この制御信号は端子１２及びインタフェース部
１８を通じて制御部２２に加えられる。制御部２２は上
記制御信号に応じてマルチプレクサ２４を切替えること
により、プログラミング発生部２３のプログラムデータ
の出力端２３ａとインタフェース部１９とを接続する。
出力し、この制御信号は端子１２及びインタフェース部
１８を通じて制御部２２に加えられる。制御部２２は上
記制御信号に応じてマルチプレクサ２４を切替えること
により、プログラミング発生部２３のプログラムデータ
の出力端２３ａとインタフェース部１９とを接続する。
これと共に制御部２２はマルチプレクサ２５を切替える
ことにより、プログラミング発生部２３のアドレスデー
タの出力端２３ｂとインタフェース部２０とを接続する
。
ことにより、プログラミング発生部２３のアドレスデー
タの出力端２３ｂとインタフェース部２０とを接続する
。
次に、制御部２２はＲＯＭ３のデータの消去を指示する
信号をプログラミング発生部２３に与える。これに応じ
てプログラミング発生部２３は消去信号をインタフェー
ス部２１、端子１５及びコントロールバス９を通じてＲ
ＯＭ３に与える。これによってＲＯＭ３の所定の端子ピ
ンに所定の電圧が加えられ、ＲＯＭ３の全データが約１
秒間で消去される。
信号をプログラミング発生部２３に与える。これに応じ
てプログラミング発生部２３は消去信号をインタフェー
ス部２１、端子１５及びコントロールバス９を通じてＲ
ＯＭ３に与える。これによってＲＯＭ３の所定の端子ピ
ンに所定の電圧が加えられ、ＲＯＭ３の全データが約１
秒間で消去される。
ＲＯＭ３のデータの消去が終了すると、プログラミング
発生部２３により、消去の確認を行った後、次に、再プ
ログラミングが開始される。ＣＰＵ２は再プログラミン
グのためのデータをデータバス４を通じて出力すると共
にそのデータを書き込むアドレスをアドレスバス５を通
じて出力する。
発生部２３により、消去の確認を行った後、次に、再プ
ログラミングが開始される。ＣＰＵ２は再プログラミン
グのためのデータをデータバス４を通じて出力すると共
にそのデータを書き込むアドレスをアドレスバス５を通
じて出力する。
上記プログラムデータはインタフェース部１６から制御
部２２、プログラミング発生部２３、その出力端２３ａ
、マルチプレクサ２４、インタフェース部１９、端子１
３及びデータバス７を通じてＲＯＭ３に与えられる。上
記アドレスデータはインタフェース部１７から制御部２
２、プログラミング発生部２３、その出力端２３ｂ１マ
ルチプレクサ２５、インタフェース部２０、端子１４お
よびアドレスバス８を通じてＲＯＭ３に与えられる。
部２２、プログラミング発生部２３、その出力端２３ａ
、マルチプレクサ２４、インタフェース部１９、端子１
３及びデータバス７を通じてＲＯＭ３に与えられる。上
記アドレスデータはインタフェース部１７から制御部２
２、プログラミング発生部２３、その出力端２３ｂ１マ
ルチプレクサ２５、インタフェース部２０、端子１４お
よびアドレスバス８を通じてＲＯＭ３に与えられる。
上記のようにしてＲＯＭ３に必要なデータが書き込まれ
て、再プログラミングが行われる。この再プログラミン
グが終了すると、プログラミング発生部２３は、ＲＯＭ
３に新しく書き込まれたデータの確認を行う。次に制御
部２２がマルチプレクサ２４．２５をそれぞれインタフ
ェース部工６．１７側に切替えることにより、再び前記
の通常動作状態となる。以後、ＣＰＵ２はＲＯＭ３に新
しく格納されたプログラムデータに基づいて演算処理を
行うことになる。
て、再プログラミングが行われる。この再プログラミン
グが終了すると、プログラミング発生部２３は、ＲＯＭ
３に新しく書き込まれたデータの確認を行う。次に制御
部２２がマルチプレクサ２４．２５をそれぞれインタフ
ェース部工６．１７側に切替えることにより、再び前記
の通常動作状態となる。以後、ＣＰＵ２はＲＯＭ３に新
しく格納されたプログラムデータに基づいて演算処理を
行うことになる。
第２図はプログラミング装置１の他の使用例を示すもの
で、プログラミング装置ｌにデータバス７、アドレスバ
ス８及びコントロールバス９を通じて２個のＲＯＭ３を
接続した場合を示す。尚、ＣＰＵ２はデータバス４、ア
ドレスバス５及びコントロールバス６を通じてプログラ
ミング装置１に接続されると共に、他のシステム、装置
等にも接続されている。
で、プログラミング装置ｌにデータバス７、アドレスバ
ス８及びコントロールバス９を通じて２個のＲＯＭ３を
接続した場合を示す。尚、ＣＰＵ２はデータバス４、ア
ドレスバス５及びコントロールバス６を通じてプログラ
ミング装置１に接続されると共に、他のシステム、装置
等にも接続されている。
第３図はプログラミング装置１の他の実施例を示すもの
で、第１図と実質的に同一部分には同一符号を付して、
重複する説明は省略する。
で、第１図と実質的に同一部分には同一符号を付して、
重複する説明は省略する。
第３図において、２６は外部からのプログラミングのた
めのデータを入力して制御部２２に伝えるための第７の
インタフェース部としての外部データ用インタフェース
部であり、例えばシリアルインタフェースが用いられて
いる。２７は、上記インタフェース部２６へのデータを
入力する端子である。この実施例においては、上記端子
２７には、第１図のＣＰＵ２以外のデータ供給源、例え
ば、モデム、Ｒ３２３２Ｃインタフエース等（図示せず
）からのシリアルデータが、データバス、電話回線等を
通じて加えられるように成されている。このために、端
子２７は外部接続のための専用コネクタに構成されてい
る。
めのデータを入力して制御部２２に伝えるための第７の
インタフェース部としての外部データ用インタフェース
部であり、例えばシリアルインタフェースが用いられて
いる。２７は、上記インタフェース部２６へのデータを
入力する端子である。この実施例においては、上記端子
２７には、第１図のＣＰＵ２以外のデータ供給源、例え
ば、モデム、Ｒ３２３２Ｃインタフエース等（図示せず
）からのシリアルデータが、データバス、電話回線等を
通じて加えられるように成されている。このために、端
子２７は外部接続のための専用コネクタに構成されてい
る。
上記構成によれば、ＲＯＭ３の消去を第１図の実施例と
同様にして行った後、上述した他のデータ供給源からの
新しいデータを端子２７から入力することにより、ＲＯ
Ｍ３の再プログラミングを行うことができる。
同様にして行った後、上述した他のデータ供給源からの
新しいデータを端子２７から入力することにより、ＲＯ
Ｍ３の再プログラミングを行うことができる。
この発明にれば、電気信号を用いて短時間にメモリの全
データを消去できるフラッシュＥＰＲＯＭとこのフラッ
シュＥＦＲＯＭを用いるＣＰＵ等のシステムとの間に、
この発明による装置を接続してシステム内に組み込んで
置くことにより、フラッシュＥＦＲＯＭの書き替え要求
があるときは、従来のように専用のプログラミング装置
等を外部接続することなく、データの消去と再プログラ
ミングとをそのままの状態で簡単に行うことができる。
データを消去できるフラッシュＥＰＲＯＭとこのフラッ
シュＥＦＲＯＭを用いるＣＰＵ等のシステムとの間に、
この発明による装置を接続してシステム内に組み込んで
置くことにより、フラッシュＥＦＲＯＭの書き替え要求
があるときは、従来のように専用のプログラミング装置
等を外部接続することなく、データの消去と再プログラ
ミングとをそのままの状態で簡単に行うことができる。
またワンチップで構成されることによって、実装面で設
計が容易になり、スペースも拡大することがない等の効
果を得ることができる。
計が容易になり、スペースも拡大することがない等の効
果を得ることができる。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の使用状態の一例を示すブロック図、第３図
はこの発明の他の実施例を示すブロック図である。 なお、図面に用いた符号において、 １−・−・−一−−−プログラミング装置（情報書込装
置） ２−・・−−−−−−・−ＣＰＵ ３ ・−・−−−−−−・−フラッシュＥＰＲＯＭ４．
７−・・−・・−データバス ５．８−・−−一−−・−アドレスバス６．９ ・−−
−−−・・−コントロールバス１６−−・・−システム
データバス用インタフェース部 １７−・・−システムアドレスバス用インタフェース部 １８ ・−−一−−−・−・・−システムコントロール
バス用インタフェース部 １９ −−−−− フラッシュＥＰＲＯＭデータバス用
インタフェース部 ２０−・−−−一−フラッシュＥＰＲＯＭアドレスバス
用インタフェース部 ２１−ｍ−・・−フラッシュＥＦＲＯＭコントロールバ
ス用インタフェース部 ２２ −−一 制御部 ２３ ・・−・−プログラミング発生部２４ ・・・−
−一−−データマルチプレクサ２５ ・−・・−・ ア
ドレスマルチプレクサである。
はこの発明の使用状態の一例を示すブロック図、第３図
はこの発明の他の実施例を示すブロック図である。 なお、図面に用いた符号において、 １−・−・−一−−−プログラミング装置（情報書込装
置） ２−・・−−−−−−・−ＣＰＵ ３ ・−・−−−−−−・−フラッシュＥＰＲＯＭ４．
７−・・−・・−データバス ５．８−・−−一−−・−アドレスバス６．９ ・−−
−−−・・−コントロールバス１６−−・・−システム
データバス用インタフェース部 １７−・・−システムアドレスバス用インタフェース部 １８ ・−−一−−−・−・・−システムコントロール
バス用インタフェース部 １９ −−−−− フラッシュＥＰＲＯＭデータバス用
インタフェース部 ２０−・−−−一−フラッシュＥＰＲＯＭアドレスバス
用インタフェース部 ２１−ｍ−・・−フラッシュＥＦＲＯＭコントロールバ
ス用インタフェース部 ２２ −−一 制御部 ２３ ・・−・−プログラミング発生部２４ ・・・−
−一−−データマルチプレクサ２５ ・−・・−・ ア
ドレスマルチプレクサである。
Claims (5)
- （１）外部制御装置のデータバスが接続される第１のイ
ンタフェース部と、 上記外部制御装置のアドレスバスが接続される第２のイ
ンタフェース部と、 上記外部制御装置のコントロールバスが接続される第３
のインタフェース部と、 記憶された全データが消去電気信号により消去されると
共に再プログラミングが可能になされ且つ外部接続され
る記憶装置のデータバスと接続される第４のインタフェ
ース部と、上記記憶装置のアドレスバスと接続される第
５のインタフェース部と、 上記記憶装置のコントロールバスと接続される第６のイ
ンタフェース部と、 上記第１〜第３のインタフェース部と接続される制御部
と、 上記制御部により制御され上記記憶装置の消去機能及び
プログラミング機能を有し上記消去電気信号を上記第６
のインタフェース部を介して上記記憶装置に与えるプロ
グラミング発生部と、上記制御部により制御され上記第
１のインタフェース部又は上記プログラミング発生部の
プログラムデータの出力端子を選択して上記第４のイン
タフェース部に接続する第１のマルチプレクサと、上記
制御部により制御され上記第２のインタフェース部又は
上記プログラミング発生部からのアドレスデータの出力
端を選択して上記第５のインタフェース部に接続する第
２のマルチプレクサとを１つのチップ上に設けて成る記
憶装置のプログラミング装置。 - （２）上記外部制御装置以外のデータ供給源からのプロ
グラムデータを受け上記制御部に伝える第７のインタフ
ェース部を設けたことを特徴とする請求項１記載の記憶
装置のプログラミング装置。 - （３）記憶されている全情報を消去用の電気信号により
消去して新たな情報を記憶させることが可能なＲＯＭと
このＲＯＭからの情報の読み取りを制御する制御手段と
の間に設けられ、上記ＲＯＭへの情報の書き込みを行う
ための情報書込装置であって、 上記ＲＯＭへの情報の書き込みを行うための情報書込手
段と、 上記情報書込手段または上記制御手段の何れかの接続を
上記ＲＯＭに対して選択するための選択手段とを備えた
情報書込装置。 - （４）上記情報書込手段は、上記ＲＯＭの情報を消去す
るための上記信号を上記ＲＯＭに向けて伝送するための
伝送手段を備えていることを特徴とする請求項３記載の
情報書込装置。 - （５）上記情報書込手段は、上記制御手段側との接続を
行うための第１の端子と、上記ＲＯＭ側との接続を行う
ための第２の端子とを更に備え、１つのチップとして構
成されて成ることを特徴とする請求項４記載の情報書込
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29850590A JP3130312B2 (ja) | 1990-11-02 | 1990-11-02 | 記憶装置のプログラミング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29850590A JP3130312B2 (ja) | 1990-11-02 | 1990-11-02 | 記憶装置のプログラミング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04170797A true JPH04170797A (ja) | 1992-06-18 |
| JP3130312B2 JP3130312B2 (ja) | 2001-01-31 |
Family
ID=17860583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29850590A Expired - Lifetime JP3130312B2 (ja) | 1990-11-02 | 1990-11-02 | 記憶装置のプログラミング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130312B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793774A (en) * | 1994-11-04 | 1998-08-11 | Fujitsu Limited | Flash memory controlling system |
| US5828911A (en) * | 1993-05-24 | 1998-10-27 | Olympus Optical Co., Ltd. | One chip microcomputer built-in system |
-
1990
- 1990-11-02 JP JP29850590A patent/JP3130312B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828911A (en) * | 1993-05-24 | 1998-10-27 | Olympus Optical Co., Ltd. | One chip microcomputer built-in system |
| US5905921A (en) * | 1993-05-24 | 1999-05-18 | Olympus Optical Co., Ltd. | One-chip microcomputer built-in system |
| US5793774A (en) * | 1994-11-04 | 1998-08-11 | Fujitsu Limited | Flash memory controlling system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130312B2 (ja) | 2001-01-31 |
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