JPH04167437A - 液晶表示素子およびその製造方法 - Google Patents
液晶表示素子およびその製造方法Info
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- JPH04167437A JPH04167437A JP2291906A JP29190690A JPH04167437A JP H04167437 A JPH04167437 A JP H04167437A JP 2291906 A JP2291906 A JP 2291906A JP 29190690 A JP29190690 A JP 29190690A JP H04167437 A JPH04167437 A JP H04167437A
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- drain electrode
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Landscapes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は液晶表示素子に関し、詳細には、液晶表示素子
に用いられる薄膜トランジスタの電極に関する。
に用いられる薄膜トランジスタの電極に関する。
（ロ）従来の技術
第２図および第３図（Ａ）（Ｂ）（Ｃ）を参照して液晶
表示素子に用いられる従来の薄膜トランジスタを説明す
る。
表示素子に用いられる従来の薄膜トランジスタを説明す
る。
第２図は液晶表示素子を構成する一方の基板の単位画素
の平面図であり、逆スタガー型薄膜トランジスタはゲー
ト（４２）、ドレイン電極（５４，）、ソース電極（５
４，）で示されている。この薄膜トランジスタはドレイ
ンバスおよびゲートバスの交点毎に形成され、マトリク
ス配列されて、ＩＴＯ膜により形成される表示電極（５
２，）の電位を制御する。そして、この表示電極（５２
，）と図示しない対向基板の共通電極間の電位差により
、それら基板間に充填される液晶を電気光学的に制御し
て表示が行われる。
の平面図であり、逆スタガー型薄膜トランジスタはゲー
ト（４２）、ドレイン電極（５４，）、ソース電極（５
４，）で示されている。この薄膜トランジスタはドレイ
ンバスおよびゲートバスの交点毎に形成され、マトリク
ス配列されて、ＩＴＯ膜により形成される表示電極（５
２，）の電位を制御する。そして、この表示電極（５２
，）と図示しない対向基板の共通電極間の電位差により
、それら基板間に充填される液晶を電気光学的に制御し
て表示が行われる。
第３図（Ｃ）を参照すると、この薄膜トランジスタは透
明基板（４０）上にＣｒ、Ｔａ、Ｔａ７Ｍ。
明基板（４０）上にＣｒ、Ｔａ、Ｔａ７Ｍ。
等の金属をス）＜フタし、ホトリソプロセスを用いてパ
ターニングしたゲート（４２）、シリコン窒化膜あるい
はシリコン酸化膜をＣＶＤ （ケミカル ベイパ・デポ
ジション）したゲート絶縁層（４４）、それぞれノンド
ープのアモルファスシリコン、リン（Ｐ）ドープのアモ
ルファスシリコンをＣＶＤし、ホトリソプロセスを用い
てパターニングＩ、 ｔｃ半導体活性層（４６）とコン
タクト層（５０，）（５０，）、シリコン窒化膜あるい
はシリコン酸化膜により形成した絶縁層（４８）、ＩＴ
Ｏ膜により形成した表示電極（５２，）等からなる断面
構造を備える。
ターニングしたゲート（４２）、シリコン窒化膜あるい
はシリコン酸化膜をＣＶＤ （ケミカル ベイパ・デポ
ジション）したゲート絶縁層（４４）、それぞれノンド
ープのアモルファスシリコン、リン（Ｐ）ドープのアモ
ルファスシリコンをＣＶＤし、ホトリソプロセスを用い
てパターニングＩ、 ｔｃ半導体活性層（４６）とコン
タクト層（５０，）（５０，）、シリコン窒化膜あるい
はシリコン酸化膜により形成した絶縁層（４８）、ＩＴ
Ｏ膜により形成した表示電極（５２，）等からなる断面
構造を備える。
この薄膜トランジスタのドレイン電ｔＭ （５４，）お
よびソース電極（５４ｂ）は以下に説明するプロセスに
より形成される。なお、参照する第３図（Ａ）（Ｂ）（
Ｃ）は第２図の１−１線断面図に相当する。
よびソース電極（５４ｂ）は以下に説明するプロセスに
より形成される。なお、参照する第３図（Ａ）（Ｂ）（
Ｃ）は第２図の１−１線断面図に相当する。
第３図（Ａ）は液晶表示素子基板の最上層にＡＩスパッ
タによりＡ１層（５４）を全面形成した段階の薄膜トラ
ンジスタ部の断面構造を示し、透明基板（４０）とＡ１
層（５４）間には先行のプロセスによりゲー） （４２
）、ゲート絶縁層（４４）、半導体活性層（４６）、コ
ンタクト層（５０，） （５０，）、ＩＴＯ膜（５２）
が順次、選択形成あるいは全面形成されている。
タによりＡ１層（５４）を全面形成した段階の薄膜トラ
ンジスタ部の断面構造を示し、透明基板（４０）とＡ１
層（５４）間には先行のプロセスによりゲー） （４２
）、ゲート絶縁層（４４）、半導体活性層（４６）、コ
ンタクト層（５０，） （５０，）、ＩＴＯ膜（５２）
が順次、選択形成あるいは全面形成されている。
第３図（Ａ）（Ｃ）の対比により明らかなように、ドレ
イン電極（５４，）周辺ではＡ１層（５４）とＩＴＯ膜
（５２）が除去されるに対し、ソース電極（ｓ４ｂ）周
辺ではＡ１層（５４）のみが除去され、表示室Ｍ（５２
，）としてＩＴＯ膜（５２）が残される。このｔζめ、
ドレイン電極（５４，）とソース電極（５４ゎ）を同時
にパターニング、エツチングすることが不可能であり、
第３図（Ｂ）に示されるように、先ずドレイン電極（５
４，）、ドレインバスに対応する図面左側部と半導体活
性層（４６）上方部のＩＴＯ膜（５２）およびＡ１層（
５４）がパターニング、エツチングされてドレイン電極
（５４，）が形成される。
イン電極（５４，）周辺ではＡ１層（５４）とＩＴＯ膜
（５２）が除去されるに対し、ソース電極（ｓ４ｂ）周
辺ではＡ１層（５４）のみが除去され、表示室Ｍ（５２
，）としてＩＴＯ膜（５２）が残される。このｔζめ、
ドレイン電極（５４，）とソース電極（５４ゎ）を同時
にパターニング、エツチングすることが不可能であり、
第３図（Ｂ）に示されるように、先ずドレイン電極（５
４，）、ドレインバスに対応する図面左側部と半導体活
性層（４６）上方部のＩＴＯ膜（５２）およびＡ１層（
５４）がパターニング、エツチングされてドレイン電極
（５４，）が形成される。
この後、先に形成されたドレイン電極（５４，）、ドレ
インバスおよびソース電ｔＭ（５４ｂ）領域をマスクし
て、ＩＴＯ膜（５２）が残されるような条件で表示電極
（５２ｂ）が露出されるようにＡ１層（５４）が除去さ
れてソース電１ｔ（５４ｂ）が形成される（第３図（Ｃ
）参照）。
インバスおよびソース電ｔＭ（５４ｂ）領域をマスクし
て、ＩＴＯ膜（５２）が残されるような条件で表示電極
（５２ｂ）が露出されるようにＡ１層（５４）が除去さ
れてソース電１ｔ（５４ｂ）が形成される（第３図（Ｃ
）参照）。
（ハ）発明が解決しようとする課題
上記したように、従来では薄膜トランジスタのドレイン
電極（５４゜）とソース電極（５４，）形成のそれぞれ
にパターニングが必要であり、製造工程が煩雑であった
。特に、微小サイズに設計される高精細度液晶表示素子
ではマスクずれにより先に形成されたドレイン電極（，
５４，）、ドレインバスがエツチングされて画像欠陥が
発生するおそれがあった。
電極（５４゜）とソース電極（５４，）形成のそれぞれ
にパターニングが必要であり、製造工程が煩雑であった
。特に、微小サイズに設計される高精細度液晶表示素子
ではマスクずれにより先に形成されたドレイン電極（，
５４，）、ドレインバスがエツチングされて画像欠陥が
発生するおそれがあった。
（ニ）問題点を解決するための手段
本発明は斯る問題点に鑑みてなされ、全面形成したＩＴ
Ｏ膜と金属層からドレイン電極およびドレインバスのみ
を分離形成し、このドレイン電極およびドレインバスの
金属層表面に形成した稠密構造の陽極酸化膜をマスクと
して表示電極部の不透明金属層を除去するものである。
Ｏ膜と金属層からドレイン電極およびドレインバスのみ
を分離形成し、このドレイン電極およびドレインバスの
金属層表面に形成した稠密構造の陽極酸化膜をマスクと
して表示電極部の不透明金属層を除去するものである。
（ホ）作用
ドレイン電極およびドレインバスの金属層表面に形成し
た稠密構造の酸化膜を・マスクとして表示電極部の金属
層を除去するためマスク工程が削減される。
た稠密構造の酸化膜を・マスクとして表示電極部の金属
層を除去するためマスク工程が削減される。
また、ドレイン電極およびドレインバス自体がマスクと
して機能するためマスクずれによる断線障害の発生がな
い。
して機能するためマスクずれによる断線障害の発生がな
い。
さらには、ドレイン電極およびドレインバスの金属層表
面に形成したＩｆ！４密構造の酸化膜によりそれらの耐
圧が向上する。
面に形成したＩｆ！４密構造の酸化膜によりそれらの耐
圧が向上する。
（へ）実施例
第１図（Ａ）（Ｂ）（Ｃ）（Ｄ）を参照して本発明の液
晶表示素子およびその製造方法を説明する。
晶表示素子およびその製造方法を説明する。
第１図（Ａ）は液晶表示素子基板の薄膜トランジスタ周
辺の断面構造を示しており、液晶表示素子基板はその最
上層にＡ１スバフタによりＡ１層（２４）を全面形成し
た状態にある。このＡ１層（２４）と透明基板（１０）
間には先行のプロセスによりゲー）（１２）、ゲート絶
縁層（１４）、半導体活性層（１６）、絶縁層（１８）
、コンタクト層（２０，） （２０，）、ＩＴＯ膜（２
２，Ｈ２２，）が順次、選択形成あるいは全面形成され
ている０以上の構造は従来の液晶表示素子と同様にして
得られる。なお、ＩＴＯ膜（２２，）（２２，）は全面
形成されていても差し支えない。
辺の断面構造を示しており、液晶表示素子基板はその最
上層にＡ１スバフタによりＡ１層（２４）を全面形成し
た状態にある。このＡ１層（２４）と透明基板（１０）
間には先行のプロセスによりゲー）（１２）、ゲート絶
縁層（１４）、半導体活性層（１６）、絶縁層（１８）
、コンタクト層（２０，） （２０，）、ＩＴＯ膜（２
２，Ｈ２２，）が順次、選択形成あるいは全面形成され
ている０以上の構造は従来の液晶表示素子と同様にして
得られる。なお、ＩＴＯ膜（２２，）（２２，）は全面
形成されていても差し支えない。
次に、第１図（Ｂ）に示されるように、ドレイン電Ｖｊ
！（２４，）、ドレインバスに対応する図面左側部と半
導体活性層（托）上方のＩＴＯ膜（２２，）およびＡ１
層（２４）がパターニング、エツチングされてドレイン
電極（２４，）が形成される。ここで、絶縁層（１８）
は半導体活性層（１６）に対するエツチングストッパと
して機能する。この工程により、ドレイン電極（２４，
）とドレインバスは後に除去されるＡ１層（２４ｂ）か
ら電気的に分離され、液晶表示素子基板の周端部の端子
（図示されていない）に接続された配線構造が得られる
。
！（２４，）、ドレインバスに対応する図面左側部と半
導体活性層（托）上方のＩＴＯ膜（２２，）およびＡ１
層（２４）がパターニング、エツチングされてドレイン
電極（２４，）が形成される。ここで、絶縁層（１８）
は半導体活性層（１６）に対するエツチングストッパと
して機能する。この工程により、ドレイン電極（２４，
）とドレインバスは後に除去されるＡ１層（２４ｂ）か
ら電気的に分離され、液晶表示素子基板の周端部の端子
（図示されていない）に接続された配線構造が得られる
。
この後、図示されない液晶表示素子基板の周端部の端子
を利用してドレイン電極（２４，）とドレインバスの陽
極酸化が行われる。このとき、ドレイン電極（２４，）
とＡ１層（２４ｂ）は半導体活性層（１６）を介して接
続されているが、ノンドープのアモルファスシリコンで
形成される半導体活性層（１６）は高抵抗であってドレ
イン電極（２４，）とＡ１層（２４ｂ）は現実的に絶縁
された状態にある。そこで、第１図（Ｃ）に示すように
ドレイン電１（２４，）およびドレインバスの表面のみ
に陽極酸化膜（２６）が形成される。
を利用してドレイン電極（２４，）とドレインバスの陽
極酸化が行われる。このとき、ドレイン電極（２４，）
とＡ１層（２４ｂ）は半導体活性層（１６）を介して接
続されているが、ノンドープのアモルファスシリコンで
形成される半導体活性層（１６）は高抵抗であってドレ
イン電極（２４，）とＡ１層（２４ｂ）は現実的に絶縁
された状態にある。そこで、第１図（Ｃ）に示すように
ドレイン電１（２４，）およびドレインバスの表面のみ
に陽極酸化膜（２６）が形成される。
この陽極酸化処理が完了した液晶表示素子基板を例えば
燐酸系のエッチャントに浸漬するとＡＩＪ！（２４，）
のみがエツチングされて、第１図（Ｄ）に示すように、
表示電極となるＩＴ○膜（２２，）が露出される。この
とき稠密構造の陽極酸化膜（２６）がマスクとして機能
してドレイン電極（２４，）およびドレインバスのエツ
チングは行われない、なお、この陽極酸化膜（２６）は
表示機能に支障を及ぼさないばかりか、それらの耐圧の
向上に寄与する。
燐酸系のエッチャントに浸漬するとＡＩＪ！（２４，）
のみがエツチングされて、第１図（Ｄ）に示すように、
表示電極となるＩＴ○膜（２２，）が露出される。この
とき稠密構造の陽極酸化膜（２６）がマスクとして機能
してドレイン電極（２４，）およびドレインバスのエツ
チングは行われない、なお、この陽極酸化膜（２６）は
表示機能に支障を及ぼさないばかりか、それらの耐圧の
向上に寄与する。
以上、ドレイン電極およびドレインバスの金属材料とし
てＡＩを使用する例につき説明したが、本発明では陽極
酸化膜が稠密構造となる任意の金属が使用できる。
てＡＩを使用する例につき説明したが、本発明では陽極
酸化膜が稠密構造となる任意の金属が使用できる。
（））発明の効果
以上述べたように本発明によれば、ドレイン電極および
ドレインバスの金属層表面に形成した稠密構造の酸化膜
をマスクとして、表示電極部の金属層を除去するためマ
スク工程が削減される。
ドレインバスの金属層表面に形成した稠密構造の酸化膜
をマスクとして、表示電極部の金属層を除去するためマ
スク工程が削減される。
また、ドレイン電極およびドレインバス自体がマスクと
して機能するためマスクずれによる断線障害の発生がな
い。
して機能するためマスクずれによる断線障害の発生がな
い。
さらには、ドレイン電極およびドレインバスが酸化膜で
被覆されるため耐圧が向上する。
被覆されるため耐圧が向上する。
第１図（Ａ）（Ｂ）（Ｃ）（Ｄ）はそれぞれ本発明の液
晶表示素子の製造工程を説明する薄膜トランジスタ周辺
の断面図、第２図は液晶表示素子の部分平面図、第３図
（Ａ）（Ｂ）（Ｃ）はそれぞれ従来例の製造工程を説明
する薄膜トランジスタ周辺の断面図。 （１０）−・−透明基板、（１２）・・ゲート、（１４
）・・ゲート絶縁層、（１６）・−半導体活性層、（］
８）・・・絶縁層、（２０，）（２０ｂ）・−・コンタ
クト層、（２４，）・・・ドレイン電極、 （２６）・
・陽極酸化膜。
晶表示素子の製造工程を説明する薄膜トランジスタ周辺
の断面図、第２図は液晶表示素子の部分平面図、第３図
（Ａ）（Ｂ）（Ｃ）はそれぞれ従来例の製造工程を説明
する薄膜トランジスタ周辺の断面図。 （１０）−・−透明基板、（１２）・・ゲート、（１４
）・・ゲート絶縁層、（１６）・−半導体活性層、（］
８）・・・絶縁層、（２０，）（２０ｂ）・−・コンタ
クト層、（２４，）・・・ドレイン電極、 （２６）・
・陽極酸化膜。
Claims (4)
- （１）薄膜トランジスタと、この薄膜トランジスタによ
り電位が制御される表示電極とを透明基板上に形成した
液晶表示素子において、 薄膜トランジスタのドレイン電極およびドレインバスの
金属表面を陽極酸化したことを特徴とする液晶表示素子
。 - （２）前記薄膜トランジスタの電極およびドレインバス
の金属材料としてアルミニウムを使用したことを特徴と
する請求項１記載の液晶表示素子。 - （３）透明基板上にゲート電極を選択的に形成する工程
と、 ゲート電極を形成した透明基板上に絶縁層を全面形成す
る工程と、 前記絶縁層上のゲート電極上方に半導体活性層を選択的
に形成する工程と、 透明導電層および金属層を順次、全面形成する工程と、 前記透明導電層および金属層をエッチングしてドレイン
バスおよびドレイン電極を分離、形成する工程と、 ドレインバスおよびドレイン電極の金属層表面を陽極酸
化する工程と、 表面が陽極酸化されていない金属層を除去する工程を少
なくとも備える液晶表示素子の製造方法。 - （４）ドレインバスおよびドレイン電極の金属層の陽極
酸化をドレインバスが接続される端子を使用して行うこ
とを特徴とする請求項３記載の液晶表示素子の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291906A JPH04167437A (ja) | 1990-10-31 | 1990-10-31 | 液晶表示素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291906A JPH04167437A (ja) | 1990-10-31 | 1990-10-31 | 液晶表示素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167437A true JPH04167437A (ja) | 1992-06-15 |
Family
ID=17774991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291906A Pending JPH04167437A (ja) | 1990-10-31 | 1990-10-31 | 液晶表示素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044439A (ja) * | 1999-07-28 | 2001-02-16 | Nec Corp | トランジスタ及びその製造方法 |
| JP2005157017A (ja) * | 2003-11-27 | 2005-06-16 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
-
1990
- 1990-10-31 JP JP2291906A patent/JPH04167437A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044439A (ja) * | 1999-07-28 | 2001-02-16 | Nec Corp | トランジスタ及びその製造方法 |
| JP2005157017A (ja) * | 2003-11-27 | 2005-06-16 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| JP4538219B2 (ja) * | 2003-11-27 | 2010-09-08 | エーユー オプトロニクス コーポレイション | 液晶表示装置とその製造方法 |
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