JPH04165424A - 係数生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、乗算回路を用いてディジタル信号の信号処理
を行う場合の乗算回路への係数を生成する係数生成回路
に関するものである。

従来の技術 ］ンパクトディスク（ＣＤ）に代表されるように、音質
の向上を図るため音声信号を−Ｈディジタル信号に変換
してから各種信号処理を行う方法が一般的になってきた
。

いま、２つのディジタル音声信号を単純に切り替える場
合を考えると、切替点ではディジタル音声信号のデータ
に不連続が生じる。このため、この部分をアナログ音声
信号に戻した場合、クリックノイズとなって現れる。そ
こで、第４図に示すようなディジタル音声信号の切替回
路が用いられる。４１と４２はディジタル信号の乗算回
路、４３は同じく加算回路である。乗算回路４１ではデ
ィジタル音声信号１と係数１が入力され、乗算回路４２
ではもう一方のディジタル音声信号２と係数２が入力さ
れ、それぞれ乗算が行われる。そして、乗算回路４１と
乗算回路４２からの出力信号を加算回路４３で加算して
ディジタル音声信号の出力信号となる。ここで、係数１
と係数２の値は１からＯまでの値を取り、■の場合は乗
算回路から入力信号がそのまま出力され、Ｏの場合は入
力信号がミューティングされて乗算回路から出力される
。

第５図はこのときのそれぞれの信号の動作を図示したも
のである。係数１の値は１から徐々にＯに変化し、乗算
回路４１からの出力信号はこの係数１の値に比例してレ
ベルが徐々に小さくなる。

一方、係数２の値はＯから徐々に１に変化し、乗算回路
４２からの出力信号は、この係数２の値に比例してレベ
ルが徐々に大きくなる。そして、最終の出力ディジタル
信号は乗算回路４１の出力信号と乗算回路４２の出力信
号とを加算した信号となる。

このように乗算回路への係数を変化させ、一方のディジ
タル音声信号を徐々に小さくしながら（フェードアウト
という）、もう一方のディジタル音声信号を徐々に大き
くして（フェードインという）加算することにより、信
号の切り替わり点でのデータの不連続をなくシ、クリッ
クノイズの発生を防いでいる。これをクロスフェード処
理という。また、フェードの動作している時間をフェー
ドタイムといい、通常は５〜２０ｍ５ｅｃ位に設定され
る。

以上のように乗算回路を用いてディジタル音声信号のフ
ェードイン、フェードアウトを行うことができるが、こ
の乗算回路の係数を生成する従来の係数生成回路につい
て、以下に説明する。

第６図はディジタル音声信号の入力数が４チヤンネルあ
る場合の従来の乗数生成回路の回路構成を示すブロック
図である。６１．　６２．　６３．　１３４はアップダ
ウンカウンタ回路、６５はデータセレクタ回路、６６は
アドレス生成回路である。

以下、その動作について説明する。アップダウンカウン
タ回路６１は制御信号１の指令によりカウントアツプあ
るいはカウントダウンの動作をクロック信号が入力され
る毎に行う。例えばフェードインの場合は、カウンタ回
路を４ビツト、係数の値がＯのときをｒｏ　０００Ｊ、
１のときを「１０００」とすると、　ｒｏｏｏｏＪ、　
　ｒｏｏｏｌｉ。

ｒｏｏｌｏＪ、　　・・・、　　ｒｏｌｌｏＪ、　　ｒ
ｏ！ＩＩＪ。

ｒｌｏｏｏＪとカウントアンプを行う。反対にフェード
アウトの場合はカウントダウンを行う。

第７図にカウンタ回路の出力と係数の値の関係を示す。

同様にアップダウンカウンタ回路６２は制御信号２の指
令で、アップダウンカウンタ回路６３は制御信号３の指
令で、アップダウンカウンタ回路６４は制御信号４の指
令でそれぞれカウントアツプあるいはカウントダウンの
動作を行う。

データセレクタ回路６５にはそれぞれのアップダウンカ
ウンタ回路からの出力信号が入力され、アドレス生成回
路６６からのアドレス信号によりチャンネルの選択が行
われ、それぞれのチャンネルに対応した係数が出力され
る。

なお、フェードタイムについては、クロック信号の周波
数を変化させ、アップダウンカウンタ回路の動作時間を
変化させることにより変更することができる。

発明が解決しようとする課題 しかしながら上記のような回路構成では、ディジタル音
声信号のチャンネル数が増えるとその数だけのアップダ
ウンカウンタ回路が必要となり、チャンネル数に比例し
て回路規模が太き（なるという課題を有していた。

本発明は上記従来の課題を解決するもので、ディジタル
音声信号のチャンネル数が増えても、回路規模が大きく
ならない係数生成回路を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明の係数生成回路は、デ
ィジタル信号の加算あるいは減算を行う加減算回路と、
この加減算回路からの出力ディジタル信号をメモリする
Ｒ　Ａ、　Ｍ回路と、このＲＡＭ回路のアドレスを生成
するアドレス生成回路と、このアドレス信号で前記加減
算回路の加減算制御信号の選択を行うデータセレクタ回
路とを備えた回路構成にしている。

作用 本発明は上記した回路構成により、ＲＡＭ回路から出力
されるディジタル信号に一定値のディジタル信号を加算
ある−い１ま一減算し゛て、再度ＲＡＭ回路に入力する
ことにより乗算回路への係数を生成することができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例における係数生成
回路の回路構成を示すブロック図である。１１はディジ
タル信号の加算あるいは減算を行う加減算回路、１２は
ディジタル信号をメモリするＲＡＭ回路、１３はメモリ
回路１２のアドレスを生成するアドレス生成回路、１４
は制御信号を選択するデータセレクタ回路である。

以下、その動作について説明する。加減算回路１１には
ＲＡＭ回路１２から出方される係数と加減算レベル値と
が入力され、データセレクタ回路１４からの指令により
、この２つの値の加算あるいは減算が行われる。そして
、この計算結果は再びＲＡＭ回路１２に入力されメモリ
される。即ち、ＲＡＭ回路１２から出方される係数にあ
る値を加減算して新しい係数を生成し、ＲＡ、Ｍ回路１
２の同じアドレスに再び入力することにより新しい係数
におき換えるわけである。

第２図は加減算回路を加算として動作させた場合の係数
の変化を図示したものであるが、１回の加算毎に加減算
レベル値の値だけ乗数の値が大きくなっていく。例えば
、係数が４ビツトの場合、加減算レベル値を最小単位ｒ
ｏ００１Ｊにして、加減算回路で加算を行えば、　ｒｏ
ｏｏｏＪ、　　ｒｏｏｏｌＪ、　　ｒｏｏｌｏＪという
ように、係数は従来例のカウンタ回路をカウントアツプ
した場合と同じになり、乗算回路へ入力することにより
フェードインの動作を行わせることができる。反対にフ
ェードアウトの動作の場合は、加減算回路を減算回路と
して動作させ係数を生成すればよい。

７）’Ｌ／ス生成回路１３はＲＡＭ回路１２のアドレス
信号を生成し、アドレスの数は入力ディジタル音声信号
のチャンネル数と同じである。

第３図にアドレス信号と係数の関係を示す。アドレスが
ＯのときはＲＡＭ回路１２からはＣ）１１のディジタル
音声信号に対する係数が出力され、以下アドレスが１の
ときはＣＨ２，２のときはＣＨ３，３のときはＣＨ４に
対する係数となる。

データセレクタ回路１４ではアドレス生成回路１３から
のアドレス信号によりディジタル音声信号の各チャンネ
ルに対する加算か減算かの制御信号の選択を行い、加減
算回路１１に各チャンネルに対応した制御信号を出力す
る。

一方、フェードタイムについては従来例と同じ考え方で
ＲＡＭ回路１２を動作させるクロック信号の周波数を変
化させてもよく、また加減算レベル値を変更することで
も変更することができる。

また、この両方を組み合わせることにより、従来例より
も時間設定をより細かく行うことができる。

以上のように本実施例によれば、加減算回路１１とＲＡ
Ｍ回路１２を用いることにより、乗数の生成を時分割で
行うことができ、ディジタル音声信号のチャンネル数が
増えてもＲＡＭ回路１２の容量を増やすことにより対応
でき、回路規模がチャンネル数に比例して従来より大き
くなることはない。

発明の効果 以上のように本発明は、加減算回路とＲＡＭ回路を用い
ることにより、ディジタル音声信号のチャンネル数が増
えても回路規模は大きくならず、また、フェードタイム
の設定もより細かく行うこトカテき、その実用的効果は
大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における係数生成回路の回路
構成を示すブロック図、第２図は係数の変化を表わすタ
イミング図、第３図はアドレス信号と係数の関係を表わ
すタイミング図、第４図は２つのディジタル音声信号を
切り替える回路の回路構成を示すブロック図、第５図は
そのときの信号の変化を図示したタイミング図、第６図
は従来例の係数生成回路の回路構成を示すブロック図、
第７図はカウンタ回路出力と係数の値との関係を示す説
明図である。 １１・・・加減算回路、　　１２・・・ＲＡＭ回路、１
３・・・アドレス生成回路、　　１４・・・データセレ
クタ回路。 代理人の氏名　弁理士　小鍜治　明　はが２名第１図 第２図 一−Ｍ間 第３図

Claims (1)

1. 【特許請求の範囲】 ディジタル信号の加算あるいは減算を行う加減算回路と
   、 この加減算回路からの出力ディジタル信号をメモリする
   ＲＡＭ回路と、 このＲＡＭ回路のアドレスを生成するアドレス生成回路
   と、 このアドレス信号で前記加減算回路の加減算制御信号の
   選択を行うデータセレクタ回路とを備えた係数生成回路
   。