JPH04351004A - ディジタルクロスフェーダ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル音声信号な
どに対してクロスフェードの処理を行うためのディジタ
ルクロスフェーダ装置の改良に関する。

【０００２】

【従来の技術】ディジタル音声信号に対して自動的にク
ロスフェード処理を行うディジタルクロスフェーダの手
法としては、テーブル参照方式が知られている。この方
式によれば、あらかじめ作成してＲＯＭなどに格納され
ているテーブル中の係数を次々に読み出し、これらに基
づいて所望のクロスフェード波形が得られるようになっ
ている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、様々な態様のクロスフェード波形を
得るために膨大な係数のテーブルが必要となり、相当量
の記憶容量が必要となるとともに、生産性も悪いという
不都合がある。これを避けるため、一定の値のインクリ
メント，ディクリメントを行う手法が考えられる。しか
し、これによれば、所望のクロスフェード波形が得られ
にくいばかりでなく、クロスフェード波形が直線的にな
って聴感に合う対数的なクロスフェード特性が得られな
いという不都合がある。

【０００４】本発明は、この点に着目したもので、所望
するクロスフェード波形を簡便な構成で良好に得ること
ができるディジタルクロスフェーダ装置を提供すること
を、その目的とする。

【０００５】

【課題を解決するための手段】本発明の１つは、入力信
号に対してクロスフェード処理を行うディジタルクロス
フェーダ装置において、この装置は第１及び第２の演算
ユニットを各々含み、各演算ユニットは、所定のゲイン
データを出力するゲインデータ出力手段と、所望のフェ
ード処理に対応して設定される第１の係数による乗算を
前記ゲインデータに行う第１の乗算手段と、所望のフェ
ード処理に対応して設定される第２の係数による乗算を
入力データに行う第２の乗算手段と、これら第１及び第
２の乗算手段の出力を加算する加算手段と、これによる
加算出力データをディジタル信号のサンプリング周期に
対応して遅延するとともに、前記第２の乗算手段に供給
する遅延手段とを各々備えており、前記ゲインデータ出
力手段の出力又は係数のいずれかが、各演算ユニットの
出力フェード波形が逆になるように変更されることを特
徴とする。

【０００６】他の発明は、入力信号に対してクロスフェ
ード処理を行うディジタルクロスフェーダ装置において
、この装置は演算ユニットとゲイン発生手段とを含み、
演算ユニットは、所定のゲインデータを出力するゲイン
データ出力手段と、所望のフェード処理に対応して設定
される第１の係数による乗算を前記ゲインデータに行う
第１の乗算手段と、所望のフェード処理に対応して設定
される第２の係数による乗算を入力データに行う第２の
乗算手段と、これら第１及び第２の乗算手段の出力を加
算する加算手段と、これによる加算出力データをディジ
タル信号のサンプリング周期に対応して遅延するととも
に、前記第２の乗算手段に供給する遅延手段とを各々備
えており、ゲイン発生手段は、前記ゲインデータ出力手
段の出力又は係数のいずれかを変更することによって前
記演算ユニットから出力されるフェード波形に基づいて
、逆のフェード波形を発生することを特徴とする。

【０００７】

【作用】本発明によれば、クロスフェード波形は、複数
の演算ユニットか、あるいは演算ユニットとゲイン発生
手段によって生成される。演算ユニットでは、乗算，加
算，遅延の各処理による演算によってフェード波形が得
られる。ゲイン発生手段では、演算ユニットから出力さ
れたフェード波形を利用して逆のフェード波形が得られ
る。このとき、演算ユニットのゲインデータ，あるいは
乗算の係数が必要に応じて設定され、種々の態様のクロ
スフェード波形が得られる。

【０００８】

【実施例】以下、本発明によるディジタルクロスフェー
ダ装置の実施例について、添付図面を参照しながら説明
する。 ＜実施例１＞最初に、図１及び図２を参照しながら、本
発明の実施例１について説明する。図１には、実施例１
の構成が示されている。このディジタルクロスフェーダ
装置は、演算ユニット１０Ａ，１０Ｂを各々有している
。まず、演算ユニット１０Ａ側から説明すると、固定値
出力部１２Ａの出力側は、乗算器１４Ａの入力側及び減
算器１６Ａの入力側に各々接続されている。乗算器１４
Ａの出力側は、他の加算器１８Ａの加算入力側に接続さ
れている。

【０００９】加算器１８Ａの出力側は、一方において演
算ユニット１０Ａの出力となっているとともに、他方に
おいて遅延回路２０Ａの入力側に接続されている。この
遅延回路２０Ａの出力側は他の乗算器２２Ａの入力側に
接続されており、この乗算器２２Ａの出力側は加算器１
８Ａの他方の加算入力側に接続されている。減算器１６
Ａの減算入力及び乗算器２２Ａの係数入力として、係数
ＣＰ１が各々入力されている。また、乗算器１４Ａの係
数入力としては、減算器１６Ａの出力減算値が入力され
ている。

【００１０】他方、演算ユニット１０Ｂ側も、ほぼ同様
の構成となっているが、固定値出力部１２Ｂの出力側は
乗算器１４Ｂの入力側にのみ接続されている。また、乗
算器１４Ｂには、係数ＣＰ２が乗算の係数として入力さ
れている。乗算器２２Ｂには、固定値出力部２４Ｂの出
力から係数ＣＰ２が減算器２８Ｂで減算されたものが係
数として入力されている。

【００１１】以上の演算ユニット１０Ａ，１０Ｂの各出
力側は、乗算器３０Ａ，３０Ｂの係数入力側に各々接続
されており、これらの乗算器３０Ａ，３０Ｂの出力側は
、加算器３２の入力側に各々接続されている。また、乗
算器３０Ａ，３０Ｂの入力側は、入力端子ＴＡ，ＴＢに
各々接続されており、加算器３２の加算出力側は、出力
端ＴＣに接続されている。

【００１２】以上の各部のうち、固定値出力部１２Ａ，
１２Ｂは、固定値「１」又は「０」を出力するためのも
のであり、固定値出力部２４Ｂは、「１」を出力するた
めのものである。乗算器１４Ａ，２２Ｂは、いずれも入
力信号を係数倍して出力する機能を有する。遅延回路２
０Ａ，２０Ｂは、入力信号を１サンプリング時間の遅延
を行って出力するためのものである。各演算ユニット１
０Ａ，１０Ｂには、各部の動作を規定するサンプリング
パルスＦｓがそれぞれ入力されている。

【００１３】また、演算ユニット１０Ａ，１０Ｂは、デ
ィジタルシグナルプロセッサ（ＤＳＰ）を中心として構
成されており、サンプリング周期毎に制御ゲインが演算
できるようになっている。なお、ＤＳＰは、等価回路で
表わすと図示のような乗算，加算，減算，遅延の回路要
素として機能するが、実際にはソフト的に実現されてい
る。

【００１４】次に、乗算器１４Ａ，２２Ａの各係数をＣ
１，Ｃ２として、ＤＳＰの基本的な動作を説明する。た
とえば、乗算器１４Ａの係数Ｃ１が有限の値であり、Ｄ
ＳＰが定常状態にあるときの乗算器１４Ａの出力をＹ０
とする。ここで、係数Ｃ１を０とし、係数Ｃ２　を０＜
Ｃ２＜１の適宜の値に変更したとする。

【００１５】最初のサンプリングタイミングでは、加算
器１８ＡからＹ０が出力される。次のサンプリングタイ
ミングでは、このＹ０が遅延回路２０Ａによる遅延を受
けて乗算器２２Ａに入力され、ここでＣ２倍されて加算
器１８Ａに供給される。この結果、加算器１８Ａの出力
Ｙ１は、Ｙ１＝Ｃ２Ｙ０となる。更にその次のタイミン
グでは、 Ｙ２＝Ｃ２Ｙ１ ＝Ｃ２（Ｃ２Ｙ０） 　　　＝（Ｃ２）２Ｙ０ となる。

【００１６】以上の動作が順に繰り返されると、ＤＳＰ
の一般的な出力Ｙｎは、 　　　　　　　　Ｙｎ＝（Ｃ２）ｎＹ０　　　　………
………………………………（１）となる。従って、係数
Ｃ２が１より小さいため、最初の出力Ｙ０に対して対数
的に減少する演算が行われた出力Ｙｎが得られることに
なる。たとえば、入力Ｙ０が「１」の場合には、（Ｃ２
）ｎの出力波形が得られることになる。この波形は、図
２にグラフＧＡで示すようなフェードアウト波形として
利用される。

【００１７】次に、Ｃ１が「０」であり、ＤＳＰの出力
も「０」である定常状態にあるとする。ここで、Ｃ１，
Ｃ２をいずれも０＜Ｃ１＜１，０＜Ｃ２＜１の有限値に
変更したとする。最初のサンプリングタイミングでは、
加算器１８Ａの出力Ｙ１は、 Ｙ１＝Ｃ１ となる。次のサンプリングタイミングでは、乗算器２２
Ａの出力が加算されるので、 Ｙ２＝Ｃ１＋Ｃ１Ｃ２ となる。

【００１８】以下、同様にしてｎ番目のタイミングでは
、 　　　　　　　　Ｙｎ＝Ｃ１＋Ｃ１Ｃ２＋Ｃ１Ｃ２２＋
……　　……＋Ｃ１Ｃ２ｎ−１　　　　　　　　　　　
＝Ｃ１［（１−Ｃ２ｎ）／（１−Ｃ２）］　　　　　　
　　　　　＝［Ｃ１／（１−Ｃ２）］（１−Ｃ２ｎ）　
　　　　　　　　　　＝ｋ（１−Ｃ２ｎ）　　　　……
………………………………（２）となる。ここで、ｋは
定数である。ｎ→∞とすると、Ｃ２ｎは対数的に０に近
づくことになるので、出力Ｙｎは全体として対数的に増
大することになる。この波形は、図２にグラフＧＢで示
すようなフェードイン波形に利用される。

【００１９】次に、本実施例の動作について説明する。 まず、演算ユニット１０Ａにおいて、乗算器１４Ａの係
数Ｃ１はＣ１＝１−ＣＰ１であり、乗算器２２Ａの係数
Ｃ２はＣＰ１である。ここで、固定値「１」を「０」に
変更すれば、（１）式に近似するフェードアウト波形が
演算ユニット１０Ａから出力されるようになる。このフ
ェードアウト波形は、乗算器３０Ａの係数として入力さ
れている。このため、入力端子ＴＡに入力された信号に
は、フェードアウト波形に対応した乗算が行われること
になる。

【００２０】逆に、固定値「０」を「１」に変更すれば
、（２）式に近似するフェードイン波形が演算ユニット
１０Ａから出力されるようになる。このフェードイン波
形は、乗算器３０Ａの係数として入力されている。この
ため、入力端子ＴＡに入力された信号には、フェードイ
ン波形に対応した乗算が行われることになる。

【００２１】演算ユニット１０Ｂにおいても同様であり
、固定値を「０」から「１」，「１」から「０」のよう
に適宜設定変更することで、フェードイン，フェードア
ウト波形が演算ユニット１０Ｂから出力されることにな
る。これらの波形は、乗算器３０Ｂの係数として入力さ
れており、入力端子ＴＢの入力信号に対してフェードイ
ン又はフェードアウトの処理が行われる。

【００２２】この場合において、演算ユニット１０Ａで
フェードイン波形が出力されるときは演算ユニット１０
Ｂでフェードアウト波形が出力されるように係数変更を
行い、逆に、演算ユニット１０Ａでフェードアウト波形
が出力されるときは演算ユニット１０Ｂでフェードイン
波形が出力されるように固定値の変更を行う。すると、
乗算器３０Ａのフェード処理信号と乗算器３０Ｂのフェ
ード処理信号がクロスするようになり、これらが加算器
３２で加算されると、図２に示すクロスフェード波形が
得られるようになる。

【００２３】以上のように、本実施例によれば、各演算
ユニットの入力を変更することによりクロスフェードを
良好に行うことができ、また係数の値を適宜設定するこ
とによって種々のクロスフェード波形が得られるという
利点もある。また、クロスフェード波形の再現性は極め
て良好であり、装置の小型化を図ることもできる。また
、遅延回路と乗算器による巡回構成となっているため、
クロスフェード開始時に係数変更を行えば、その後のフ
ェード処理中に係数を変化させる必要がない。このため
、極めて高速のサンプリング周期のディジタルオーディ
オ信号に対しても容易に適用可能である。

【００２４】＜実施例２＞次に、図３を参照しながら、
本発明の実施例２について説明する。なお、上述した実
施例１と同様又は相当する構成部分には、同様の符号を
用いることとする（以下の実施例についても同様）。こ
の実施例２では、演算ユニット４０Ａ，４０Ｂにおける
乗算器１４Ａ，１４Ｂ，２２Ａ，２２Ｂの各係数が、別
個独立して設定されるようになっている点，及び固定値
出力部１２Ａ，１２Ｂの値が一定である他は、実施例１
と同様である。クロスフェード時における係数の基本的
な設定変更の手法は、次の通りである。

【００２５】たとえば、クロスフェードの開始前では、
各係数は、 ＣＰ１１＝０，ＣＰ１２＝１（単位ゲイン）ＣＰ２１＝
０，ＣＰ２２＝０ に設定されている。この状態からクロスフェード開始時
には、 ＣＰ１１＝０，ＣＰ１２＝ｋ１（０＜ｋ１＜１）ＣＰ２
１＝ｋ２（０＜ｋ２＜１），ＣＰ２２＝１−ｋ２に変更
される。これによって、図２に示したクロスフェード波
形が同様に得られる。この実施例２によれば、各演算ユ
ニットの乗算器の係数を別個独立して与えることができ
るので、実施例１よりも細かい制御ゲイン設定が可能と
なる。

【００２６】＜実施例３＞次に、図４を参照しながら、
本発明の実施例３について説明する。この実施例では、
実施例２に示した演算ユニット４０Ａ，４０Ｂに、同様
の構成の演算ユニット４２Ａ，４２Ｂがカスケード接続
された構成となっている。

【００２７】この実施例では、演算ユニット４０Ａの出
力波形に演算ユニット４２Ａによるフェード処理が行わ
れ、両者の波形が重畳されたフェード波形が乗算器３０
Ａに係数として供給されることになる。演算ユニット４
０Ｂ，４２Ｂについても同様である。従って、実施例１
，２とは更に異なるクロスフェード波形が得られるよう
になる。

【００２８】なお、演算ユニット４２Ａ，４２Ｂにおい
て、係数ＣＰ１３，ＣＰ２３を「１」とし、係数ＣＰ１
４，ＣＰ２４を「０」とすれば、演算ユニット４２Ａ，
４２Ｂは入力信号をそのまま出力することになる。この
場合は、結果的に上述した実施例２と同様となる。

【００２９】＜実施例４＞次に、図５を参照しながら、
本発明の実施例４について説明する。この実施例４では
、演算ユニットは一系統のみ設けられており、これによ
るフェード波形を利用して他方の系統のフェード波形が
得られるようになっている。

【００３０】まず、一方の系統である演算ユニット１０
Ａについては、実施例１において説明した通りである。 これに対し、他方の系統では、減算器５０において、固
定値出力部５２から出力された「１」から演算ユニット
１０Ａのフェード出力が減算される。このため、減算器
５０の出力は、演算ユニット１０Ａの波形変化と逆に変
化するようになる。すなわち、演算ユニット１０Ａの出
力がフェードアウト波形のときは減算器５０の出力はフ
ェードイン波形となり、演算ユニット１０Ａの出力がフ
ェードイン波形のときは減算器５０の出力はフェードア
ウト波形となる。

【００３１】減算器５０から出力されたフェード波形は
、乗算器３０Ｂに係数として供給される。従って、上述
した実施例と同様にしてクロスフェード処理が行われる
ことになる。この実施例では、構成が簡略化され、他方
の系統のフェード波形は一方の系統のフェード波形に応
じて一義的に決定される。

【００３２】＜実施例５＞次に、図６を参照しながら、
本発明の実施例５について説明する。この実施例５は、
上述した実施例４における演算ユニット１０Ａの代わり
に演算ユニット４０Ａを用いるとともに、処理対象の信
号をフェードイン，フェードアウトいずれも２系統とし
たものである。

【００３３】乗算器３０Ａには乗算器６０Ａが並列に接
続されており、乗算器３０Ｂには乗算器６０Ｂが並列に
接続されている。そして、演算ユニット４０Ａの出力フ
ェード波形は、乗算器３０Ａ，６０Ａに各々係数として
入力されるようになっており、減算器５０の出力フェー
ド波形は、乗算器３０Ｂ，６０Ｂに各々係数として入力
されるようになっている。

【００３４】従って、乗算器３０Ａにおいてフェードア
ウト処理が行われるときは、入力端子ＳＡから入力され
た信号に対しても乗算器６０Ａでフェードアウト処理が
行われる。また、乗算器３０Ｂにおいてフェードイン処
理が行われるときは、入力端子ＳＢから入力された信号
に対しても乗算器６０Ｂでフェードイン処理が行われる
。これらのクロスフェード処理された各系統の信号は、
加算器６２によって加算される。

【００３５】クロスフェードが次に開始されるときは、
ＣＰ１１＝１−ｋ１，ＣＰ１２＝ｋ１ ＣＰ２１＝０，ＣＰ２２＝１−ｋ２ となるように変更される。

【００３６】＜実施例６＞次に、図７，図８を参照しな
がら、本発明の実施例６について説明する。上述した実
施例では、固定値を変更したり乗算器の係数を変更して
クロスフェード波形を得たが、この実施例６では、乗算
器の入力ゲインを変更してクロスフェード波形が得られ
るようになっている。

【００３７】図７において、ゲイン供給部１００には、
設定値出力部１０２，固定値出力部１０４が各々設けら
れており、設定値出力部１０２からはたとえば「１」，
固定値出力部１０４からは「０」が各々出力されるよう
になっている。これら出力部１０２，１０４の出力側は
、スイッチ１０６の切換入力側に各々接続されており、
スイッチ１０６の出力側は演算ユニット１１０の入力側
乗算器１１２の入力側に接続されている。

【００３８】演算ユニット１１０の構成は、上述した実
施例と同様であり、乗算器１１２の出力側に、加算器１
１４，遅延回路１１６，他の乗算器１１８による閉ルー
プが設けられている。なお、乗算器１１２，１１８には
、各々係数Ｃ１，Ｃ２が供給されている。

【００３９】次に、演算ユニット１１０の出力側は、他
の系統のクロスフェード波形を発生するためのゲイン発
生部１２０に接続されている。ゲイン発生部１２０は、
固定値出力部１２２の出力側が減算器１２４の入力側に
接続された構成となっており、この減算器１２４の減算
入力側に、演算ユニット１１０の出力側が接続されてい
る。

【００４０】他方、クロスフェード処理の対象となる２
つの信号は、記録再生メディア１３０に格納されており
、ディジタル信号再生部１３２によって読出されるよう
になっている。このディジタル信号再生部１３２では、
読み出された信号の時間軸上の位置を示すタイムコード
が生成されており、これが切換制御部１３４に供給され
るようになっている。この切換制御部１３４には、切換
リスト１３６が設けられており、読出し信号がこのリス
トに該当する時点で切換用の制御信号がスイッチ１０６
に供給されるようになっている。

【００４１】ディジタル信号再生部１３２の２つの信号
出力側は、バス１３８，１４０に各々接続されており、
これらのバス１３８，１４０は、ビット毎の乗算器を含
む乗算器群１４２，１４４の入力側に各々接続されてい
る。これらの乗算器群１４２，１４４の係数入力側には
、演算ユニット１１０の出力側，ゲイン発生部１２０の
減算器１２４の減算出力側が各々接続されており、これ
によってクロスフェード波形が係数として入力されるよ
うになっている。また、乗算器群１４２，１４４の出力
側は、加算器群１４６の入力側に接続されており、対応
するビット毎に加算されるようになっている。

【００４２】次に、以上のように構成された実施例６の
動作について説明する。まず、演算ユニット１１０の基
本的な動作を説明する。なお、係数Ｃ１，Ｃ２は、１以
下の有限の適当な値となっている。最初に、スイッチ１
０６が設定値出力部１０２側に切り換えられて定常状態
にあるものとする。ここで、スイッチ１０６が固定値出
力部１０４側に切り換えられると、乗算器１１２の係数
Ｃ２が０に変更された場合と同様となる。このため、演
算ユニット１１０の出力はほぼ（１）式に示すようにな
り、フェードアウト波形が得られることになる。

【００４３】逆に、最初スイッチ１０６が固定値出力部
１０４側に切り換えられて定常状態にあるものとする。 ここで、スイッチ１０６が設定値出力部１０２側に切り
換えられると、演算ユニット１１０の出力はほぼ（２）
式に示すようになり、フェードイン波形が得られること
になる。

【００４４】これらのフェードアウト，フェードイン波
形が演算ユニット１１０から出力されると、実施例４と
同様にしてゲイン発生部１２０から逆のフェードイン，
フェードアウト波形が出力されることになる。

【００４５】次に、図８を参照しながら、本実施例の全
体的動作について説明する。なお、図８には、各部の信
号波形がアナログ的に示されている。記録再生メディア
１３０からは、ディジタル信号再生部１３２によって二
つのディジタル信号ＤＳ１，ＤＳ２が各々読み出され、
各々バス１３８，１４０に供給される。同図（Ａ），（
Ｂ）には、読み出されたディジタル信号ＤＳ１，ＤＳ２
が各々示されており、それらは所定の時間ΔＴＤ重ねて
読み出されている。なお、このΔＴＤは、クロスフェー
ド期間ΔＴＣよりも大きく設定されている。

【００４６】他方、この信号読出しとともにディジタル
信号再生部１３２によって生成されたタイムコードは、
切換制御部１３４に供給される。切換制御部１３４では
、かかるタイムコードと、切換リスト１３６を参照して
切換制御信号が生成され、これがゲイン供給部１００の
スイッチ１０６に供給される。これにより、スイッチ１
０６は、その出力が同図（Ｆ）のごとく変化するように
切換え制御される。

【００４７】すると、上述したように、乗算器１１２の
入力が１→０と変化したときはフェードアウト、０→１
と変化したときはフェードインの各波形が演算ユニット
１１０から乗算器群１４２に出力されることになる。こ
の結果、ディジタル信号ＤＳ１に対しては、同図（Ｃ）
に示すようなフェード処理が期間ΔＴＣで行われること
になる。しかし、ゲイン発生部１２０からは、逆のフェ
ード波形が出力されて乗算器群１４４に入力される。こ
の結果、ディジタル信号ＤＳ２に対しては、同図（Ｄ）
に示すようなフェード処理が行われることになる。すな
わち、全体としてディジタル信号ＤＳ１，ＤＳ２に対し
、クロスフェードの処理が行われたことになり、加算器
群１４６の出力は同図（Ｅ）に示すようになる。

【００４８】なお、切換制御部１３４によって、ゲイン
供給部１００の設定値出力部１０２の値を上述した値「
１」に限らず、他の所望の値に設定することもできる。 このようにすると、クロスフェード後の出力（同図（Ｅ
）参照）の振幅を所望の値に調整することができる。こ
の実施例によれば、記録再生メディアからの信号読出し
とクロスフェード処理が、規定の態様ではあるが簡単に
実現できるという利点がある。

【００４９】＜他の実施例＞なお、本発明は、何ら上記
実施例に限定されるものではなく、たとえば次のような
ものも含まれる。 （１）演算ユニットを構成する乗算器の係数や入力部に
よる入力値は、必要に応じて設定してよく、何ら上記実
施例に限定されるものではない。 （２）また、直列あるいは並列に接続する演算ユニット
の数や処理対象の信号数も任意であり、演算ユニットの
直列，並列接続を組み合わせるようにしてもよい。

【００５０】

【発明の効果】以上説明したように、本発明によるディ
ジタルクロスフェーダ装置によれば、複数のＤＳＰを用
い、あるいはＤＳＰ出力に演算を行うこととしたので、
所望するクロスフェード波形を簡便な構成で良好に得る
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明によるディジタルクロスフェーダ装置の
実施例１を示す構成図である。

【図２】クロスフェード波形の例を示すグラフである。

【図３】本発明の実施例２を示す構成図である。

【図４】本発明の実施例３を示す構成図である。

【図５】本発明の実施例４を示す構成図である。

【図６】本発明の実施例５を示す構成図である。

【図７】本発明の実施例６を示す構成図である。

【図８】実施例６の動作を示す主要部の信号波形のタイ
ムチャートである。

【符号の説明】

１０Ａ，１０Ｂ，４０Ａ，４０Ｂ，４２Ａ，４２Ｂ，１
１０…演算ユニット、１２Ａ，１２Ｂ，１０４…固定値
出力部（ゲインデータ出力部）、１４Ａ，１４Ｂ，１１
２…乗算器（第１の乗算手段）、１６Ａ，２６Ｂ，２８
Ｂ…減算器、１８Ａ，１８Ｂ，１１４…加算器（加算手
段）、２０Ａ，２０Ｂ，１１６…遅延回路（遅延手段）
、２２Ａ，２２Ｂ，１１８…乗算器（第２の乗算手段）
、２４Ｂ，５２，１２２…固定値出力部、３０Ａ，３０
Ｂ…乗算器、３２…加算器、５０，１２４…減算器（ゲ
イン発生手段）、１００…ゲイン供給部（ゲインデータ
出力手段）、１０２…設定値出力部（ゲインデータ出力
部）、１０６…スイッチ、１２０…ゲイン発生部（ゲイ
ン発生手段）、１３０…記録再生メディア、１３２…デ
ィジタル信号再生部、１３４…切換制御部、１３６…切
換リスト、１３８，１４０…バス、１４２，１４４…乗
算器群、１４６…加算器群、ＧＡ，ＧＢ…グラフ、ＳＡ
，ＳＢ，ＴＡ，ＴＢ，ＴＣ…端子。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力信号に対してクロスフェード処理
   を行うディジタルフェーダ装置において、この装置は第
   １及び第２の演算ユニットを各々含み、各演算ユニット
   は、所定のゲインデータを出力するゲインデータ出力手
   段と、所望のフェード処理に対応して設定される第１の
   係数による乗算を前記ゲインデータに行う第１の乗算手
   段と、所望のフェード処理に対応して設定される第２の
   係数による乗算を入力データに行う第２の乗算手段と、
   これら第１及び第２の乗算手段の出力を加算する加算手
   段と、これによる加算出力データをディジタル信号のサ
   ンプリング周期に対応して遅延するとともに、前記第２
   の乗算手段に供給する遅延手段とを各々備えており、前
   記ゲインデータ出力手段の出力又は係数のいずれかが、
   各演算ユニットの出力フェード波形が逆になるように変
   更されることを特徴とするディジタルクロスフェーダ装
   置。
2. 【請求項２】　　入力信号に対してクロスフェード処理
   を行うディジタルフェーダ装置において、この装置は演
   算ユニットとゲイン発生手段とを含み、演算ユニットは
   、所定のゲインデータを出力するゲインデータ出力手段
   と、所望のフェード処理に対応して設定される第１の係
   数による乗算を前記ゲインデータに行う第１の乗算手段
   と、所望のフェード処理に対応して設定される第２の係
   数による乗算を入力データに行う第２の乗算手段と、こ
   れら第１及び第２の乗算手段の出力を加算する加算手段
   と、これによる加算出力データをディジタル信号のサン
   プリング周期に対応して遅延するとともに、前記第２の
   乗算手段に供給する遅延手段とを各々備えており、ゲイ
   ン発生手段は、前記ゲインデータ出力手段の出力又は係
   数のいずれかを変更することによって前記演算ユニット
   から出力されるフェード波形に基づいて、逆のフェード
   波形を発生することを特徴とするディジタルクロスフェ
   ーダ装置。