JPH0445859B2 - - Google Patents
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- JPH0445859B2 JPH0445859B2 JP57006897A JP689782A JPH0445859B2 JP H0445859 B2 JPH0445859 B2 JP H0445859B2 JP 57006897 A JP57006897 A JP 57006897A JP 689782 A JP689782 A JP 689782A JP H0445859 B2 JPH0445859 B2 JP H0445859B2
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- Japan
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- signal
- register
- binary
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- shift register
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- 238000000034 method Methods 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 230000033764 rhythmic process Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/0054—Attenuators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/002—Control of digital or coded signals
Landscapes
- Complex Calculations (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Attenuators (AREA)
- Amplifiers (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は第１バイナリワードを変更するに当
り、第１アナログ信号の値を表わす多数のビツト
を具え、これらビツトから、この第１アナログ信
号の値に対し予定の割合にある第２アナログ信号
の値を表わすビツトにより第２バイナリワードを
生ぜしめるデイジタル信号変更方法及びこの方法
を実施する装置に関するものである。
り、第１アナログ信号の値を表わす多数のビツト
を具え、これらビツトから、この第１アナログ信
号の値に対し予定の割合にある第２アナログ信号
の値を表わすビツトにより第２バイナリワードを
生ぜしめるデイジタル信号変更方法及びこの方法
を実施する装置に関するものである。
この種の方法はヒユーレツト パツカード ジ
ヤーナル，1980年１月号第10頁の論文“デイジタ
ル アツテネータ ウイズ1dBステツプス”から
既知である。この論文にはパルス変調信号を減衰
する方法が記載されており、この方法は２個のレ
ジスタ及び１個の加算器を具えるデイジタル減衰
器によつて達成し得る、かつ好適な論理回路によ
り制御されている。この既知の方法は、パルス符
号変調信号を1dBステツプで減衰又は増幅するの
が好適であり、デイジタル化された測定装置に用
いるのが特に好適である。この既知の方法によれ
ば精密な減衰又は増幅を行うことができるが、構
成が複雑であるため精度を左程必要とせずしかも
簡単な装置で所望の結果を得るのが重要な再生装
置及び受信機のような簡単な信号処理装置に用い
るのは不適当である。
ヤーナル，1980年１月号第10頁の論文“デイジタ
ル アツテネータ ウイズ1dBステツプス”から
既知である。この論文にはパルス変調信号を減衰
する方法が記載されており、この方法は２個のレ
ジスタ及び１個の加算器を具えるデイジタル減衰
器によつて達成し得る、かつ好適な論理回路によ
り制御されている。この既知の方法は、パルス符
号変調信号を1dBステツプで減衰又は増幅するの
が好適であり、デイジタル化された測定装置に用
いるのが特に好適である。この既知の方法によれ
ば精密な減衰又は増幅を行うことができるが、構
成が複雑であるため精度を左程必要とせずしかも
簡単な装置で所望の結果を得るのが重要な再生装
置及び受信機のような簡単な信号処理装置に用い
るのは不適当である。
本発明の目的は素子の数が最小で構成が簡単な
デイジタル減衰方法を提供せんとするにある。
デイジタル減衰方法を提供せんとするにある。
本発明方法は第１バイナリワードを変更するに
当たり、第１アナログ信号の値を表わす多数のビ
ツトを具え、これらのビツトから、この第１アナ
ログ信号の値に対し所定の割合にある第２アナロ
グ信号の値を表わすビツトによる第２バイナリワ
ードを生ぜしめるデイジタル信号変更方法におい
て、 (1) 第１バイナリワードのビツトの数に少なくと
も等しい数の複数の出力を有するレジスタに第
１バイナリワードを格納して最上位バイナリ位
置から順次最下位バイナリ位置までのビツト範
囲を表わす複数の出力信号を発生し； (2) 前記レジスタ内で第１バイナリワードを所定
の第１の値のビツト位置だけシフトし、これに
よりレジスタ複数の出力信号を発生し； (3) 出力信号のバイナリ重みに従つて加算回路手
段の各第１加算入力側にレジスタの出力信号を
供給し、これによりレジスタの出力信号のバイ
ナリ値を表わす第１の複数の加算信号を発生
し； (4) さらにレジスタの出力信号を加算回路手段の
各第２加算入力側に供給して、第１加算入力側
に供給される信号のバイナリ位置に対し最下位
バイナリ位置の方向に規定の第２の値だけかか
る信号がシフトされるようにし、これによりレ
ジスタの出力信号のシフトしたバージヨンのバ
イナリ値を表わす第２の複数の加算信号を発生
し； (5) 第１および第２の複数の加算信号を加算して
複数の加算信号を発生し； (6) かくして加算された信号をレジスタに格納
し； (7) 格納された複数の信号をそのまま出力し、前
記ステツプ(3)、(4)、(5)および(6)を所定回繰り返
してレジスタの出力側に第２バイナリワードを
発生させるようにしたことを特徴とする。
当たり、第１アナログ信号の値を表わす多数のビ
ツトを具え、これらのビツトから、この第１アナ
ログ信号の値に対し所定の割合にある第２アナロ
グ信号の値を表わすビツトによる第２バイナリワ
ードを生ぜしめるデイジタル信号変更方法におい
て、 (1) 第１バイナリワードのビツトの数に少なくと
も等しい数の複数の出力を有するレジスタに第
１バイナリワードを格納して最上位バイナリ位
置から順次最下位バイナリ位置までのビツト範
囲を表わす複数の出力信号を発生し； (2) 前記レジスタ内で第１バイナリワードを所定
の第１の値のビツト位置だけシフトし、これに
よりレジスタ複数の出力信号を発生し； (3) 出力信号のバイナリ重みに従つて加算回路手
段の各第１加算入力側にレジスタの出力信号を
供給し、これによりレジスタの出力信号のバイ
ナリ値を表わす第１の複数の加算信号を発生
し； (4) さらにレジスタの出力信号を加算回路手段の
各第２加算入力側に供給して、第１加算入力側
に供給される信号のバイナリ位置に対し最下位
バイナリ位置の方向に規定の第２の値だけかか
る信号がシフトされるようにし、これによりレ
ジスタの出力信号のシフトしたバージヨンのバ
イナリ値を表わす第２の複数の加算信号を発生
し； (5) 第１および第２の複数の加算信号を加算して
複数の加算信号を発生し； (6) かくして加算された信号をレジスタに格納
し； (7) 格納された複数の信号をそのまま出力し、前
記ステツプ(3)、(4)、(5)および(6)を所定回繰り返
してレジスタの出力側に第２バイナリワードを
発生させるようにしたことを特徴とする。
本発明方法を実施する装置は多数の並列入力端
子及び多数の並列出力端子を有するシフトレジス
タと、多数の第１並列入力端子及び多数の第２並
列出力入力端子及び多数の並列出力端子を有する
加算装置と、シフトレジスタの入力および出力を
制御する制御回路とを具え、この加算装置によつ
てその第１並列入力端子に供給されたバイナリワ
ードを第２並列入力端子に供給されたバイナリワ
ードに加算するとともにその並列出力端子に加算
結果を発生し、加算装置の第１入力端子の各々を
そのバイナリ重みに従つてシフトレジスタの出力
端子の１つにそれぞれ接続し、加算装置の多数の
第２並列入力端子の各々をシフトレジタの出力端
子の１つにそれぞれ接続して第２入力端子が最下
位ビツトの方向に、加算装置の第１入力端子に対
し第２の値のビツト位置だけシフトされるように
し、且つシフトレジスタの出力端子に接続されて
いない残りの第２入力端子を所定の論理レベルの
点に接続するうようにし、且つ前記装置には加算
装置の出力をバイナリ重みに従つてシフトレジス
タの入力側に結合する手段をさらに設けるように
したことを特徴とする。
子及び多数の並列出力端子を有するシフトレジス
タと、多数の第１並列入力端子及び多数の第２並
列出力入力端子及び多数の並列出力端子を有する
加算装置と、シフトレジスタの入力および出力を
制御する制御回路とを具え、この加算装置によつ
てその第１並列入力端子に供給されたバイナリワ
ードを第２並列入力端子に供給されたバイナリワ
ードに加算するとともにその並列出力端子に加算
結果を発生し、加算装置の第１入力端子の各々を
そのバイナリ重みに従つてシフトレジスタの出力
端子の１つにそれぞれ接続し、加算装置の多数の
第２並列入力端子の各々をシフトレジタの出力端
子の１つにそれぞれ接続して第２入力端子が最下
位ビツトの方向に、加算装置の第１入力端子に対
し第２の値のビツト位置だけシフトされるように
し、且つシフトレジスタの出力端子に接続されて
いない残りの第２入力端子を所定の論理レベルの
点に接続するうようにし、且つ前記装置には加算
装置の出力をバイナリ重みに従つてシフトレジス
タの入力側に結合する手段をさらに設けるように
したことを特徴とする。
唯１個のシフトレジスタを用いることにより、
かつ配線によつて加算装置の第２入力端子に対し
減衰した信号を取出すことにより簡単な制御方法
を得ることができる。
かつ配線によつて加算装置の第２入力端子に対し
減衰した信号を取出すことにより簡単な制御方法
を得ることができる。
本発明装置には殆んど独立した作動を行う装置
を設けるのが好適である。この目的のため本発明
装置はシフトレジスタを用いて入力側に供給され
るバイナリワードを論理信号の制御のもとでレジ
スタに格納するとともにこのバイナリワードをシ
フト信号の制御のもとでレジスタ内でシフトし、
且つ、装置には、クロツク信号およびそのリズム
でロード信号およびシフト信号の発生シーケンス
および発生回数を規定するデイジタル制御信号の
制御のもとでロード信号およびシフト信号を所定
回数レジスタに供給する制御回路を具え、これに
より第１バイナリワードにより表わされる第１ア
ナログ信号の値と第１バイナリワードにより表わ
される第２バイナリワードの値との間の比を規定
するうようにしたことを特徴とする。
を設けるのが好適である。この目的のため本発明
装置はシフトレジスタを用いて入力側に供給され
るバイナリワードを論理信号の制御のもとでレジ
スタに格納するとともにこのバイナリワードをシ
フト信号の制御のもとでレジスタ内でシフトし、
且つ、装置には、クロツク信号およびそのリズム
でロード信号およびシフト信号の発生シーケンス
および発生回数を規定するデイジタル制御信号の
制御のもとでロード信号およびシフト信号を所定
回数レジスタに供給する制御回路を具え、これに
より第１バイナリワードにより表わされる第１ア
ナログ信号の値と第１バイナリワードにより表わ
される第２バイナリワードの値との間の比を規定
するうようにしたことを特徴とする。
更に本発明装置には、これら入力信号即ち第１
バイナリワードを直列に供給する装置を設けるの
が有利である。本発明装置の好適な例では加算装
置の出力端子の各々をそのバイナリ重みに従つて
シフトレジスタの並列入力端子の１つに接続し、
シフトレジスタにはシステム入力端子に接続され
た直列入力端子を設けるようにする。この場合に
はシフトレジスタの並列入力端子を加算装置の出
力端子に常時接続することができる。その理由は
入力信号をシフトレジスタの直列入力端子を経て
書込み従つてシフトレジスタの並列入力端子の論
理レベルは何等の影響も受けないからである。
バイナリワードを直列に供給する装置を設けるの
が有利である。本発明装置の好適な例では加算装
置の出力端子の各々をそのバイナリ重みに従つて
シフトレジスタの並列入力端子の１つに接続し、
シフトレジスタにはシステム入力端子に接続され
た直列入力端子を設けるようにする。この場合に
はシフトレジスタの並列入力端子を加算装置の出
力端子に常時接続することができる。その理由は
入力信号をシフトレジスタの直列入力端子を経て
書込み従つてシフトレジスタの並列入力端子の論
理レベルは何等の影響も受けないからである。
しかし本発明装置には入力信号即ち第１バイナ
リワードを並列に供給する装置を設けることも有
利である。本発明装置の他の好適な例では多数の
並列システム入力端子と、各々がマスター接点，
第１接点及び第２接点を有する多数の２位置スイ
ツチとを設け、これら２位置スイツチの各々のマ
スター接点をシフトレジスタの並列入力端子の１
つにのみ接続し、２位置スイツチの各々第１接点
をそのマスター接点に接続されたシフトレジスタ
の入力側のバイナリ重みに従つて並列シスム入力
端子の１つに接続し、２位置のスイツチの各々の
第２接点をそのマスター接点に接続されたシフト
レジスタの入力側のバイナリ重みに従つて加算装
置の出力端子の１つに接続し得るようにする。こ
の場合はシフトレジスタの入力端子の各々を並列
システム入力端子の１つ及び加算装置の出力端子
の１つに接続自在として加算装置の入力信号（第
１バイナリワード）及び出力信号をシフトレジス
タの並列入力端子に個別に供給し得るようにする
必要がある。
リワードを並列に供給する装置を設けることも有
利である。本発明装置の他の好適な例では多数の
並列システム入力端子と、各々がマスター接点，
第１接点及び第２接点を有する多数の２位置スイ
ツチとを設け、これら２位置スイツチの各々のマ
スター接点をシフトレジスタの並列入力端子の１
つにのみ接続し、２位置スイツチの各々第１接点
をそのマスター接点に接続されたシフトレジスタ
の入力側のバイナリ重みに従つて並列シスム入力
端子の１つに接続し、２位置のスイツチの各々の
第２接点をそのマスター接点に接続されたシフト
レジスタの入力側のバイナリ重みに従つて加算装
置の出力端子の１つに接続し得るようにする。こ
の場合はシフトレジスタの入力端子の各々を並列
システム入力端子の１つ及び加算装置の出力端子
の１つに接続自在として加算装置の入力信号（第
１バイナリワード）及び出力信号をシフトレジス
タの並列入力端子に個別に供給し得るようにする
必要がある。
かかる他の好適な例では、本発明装置の制御に
関連し、２位置スイツチを設け、これらスイツチ
を電気信号により制御し得るようにするのが有利
である。本発明装置の更に他の例では２位置スイ
ツチを電子スイツチとし、これらスイツチは制御
入力端子を有する選択回路内に組込まれ、制御信
号を受けて２位置スイツチを同時に切換え得るよ
うにする。
関連し、２位置スイツチを設け、これらスイツチ
を電気信号により制御し得るようにするのが有利
である。本発明装置の更に他の例では２位置スイ
ツチを電子スイツチとし、これらスイツチは制御
入力端子を有する選択回路内に組込まれ、制御信
号を受けて２位置スイツチを同時に切換え得るよ
うにする。
図面につき本発明を説明する。
第１図は前述したヒユーレツト パツカード
ジヤーナルの論文に記載されたデイジタル減衰器
をブロツク図で示し、この減衰器はシフトレジス
タR1及びシフトレジスタR2、加算器Ａ及び制御
回路Ｃを具え、この制御回路Ｃを処理装置Ｐによ
り制御する。
ジヤーナルの論文に記載されたデイジタル減衰器
をブロツク図で示し、この減衰器はシフトレジス
タR1及びシフトレジスタR2、加算器Ａ及び制御
回路Ｃを具え、この制御回路Ｃを処理装置Ｐによ
り制御する。
変更すべきバイナリワードはシフトレジスタ
R1の並列入力端子（全部をIR1で示す）供給す
る。シフトレジスタR1の並列出力端子全部を
OR1で示す）はそのバイナリ重みに従つて加算装
置Ａの入力端子IA1に接続する。レジスタR2の出
力端子はそのバイナリ重みに従つて加算装置Ａの
入力端子IA2に接続し、レジスタR2の入力端子
IR2はそのバイナリ重みに従つて加算装置Ａの出
力端子OAに接続する。
R1の並列入力端子（全部をIR1で示す）供給す
る。シフトレジスタR1の並列出力端子全部を
OR1で示す）はそのバイナリ重みに従つて加算装
置Ａの入力端子IA1に接続する。レジスタR2の出
力端子はそのバイナリ重みに従つて加算装置Ａの
入力端子IA2に接続し、レジスタR2の入力端子
IR2はそのバイナリ重みに従つて加算装置Ａの出
力端子OAに接続する。
処理装置Ｐは制御回路Ｃ及び接続母線B1，B2
及びB3を経てレジスタR1及びR2並びに加算装置
Ａに適当な命令を発生する。これらの命令にはシ
フトレジスタR1のロード及びシフト命令、レジ
ストR2のロード命令及び加算装置Ａの加減算命
令が含まれる。
及びB3を経てレジスタR1及びR2並びに加算装置
Ａに適当な命令を発生する。これらの命令にはシ
フトレジスタR1のロード及びシフト命令、レジ
ストR2のロード命令及び加算装置Ａの加減算命
令が含まれる。
変更すべきワードをシフトレジスタR1にロー
ドし、次いでシフトレジスタR1のシフト命令、
加算装置Ａの加算（又は減算）命令及びレジスタ
R2のロード命令が含まれるか或いはシフトレジ
スタR1のシフト命令のみが含まれる複数のサイ
クルを実行することにより、所望の減衰率又は利
得率を得ることができる。以下作動原理を説明す
る。シフトレジスタ内でデイジタルワードを最下
位ビツト方向に１ビツト位置だけシフトすること
は6dBの減衰が得られることに相当する。同様に
デイジタルワードを最上位ビツト方向に１ビツト
位置だけシフトすることは6dBの利得が得られる
ことに相当する。デシベルを任意の数だけ減衰さ
せることは、元の第１バイナリワードから取出さ
れ、異る数のビツトだけ個別にシフトされ従つて
一連の減衰したアナログ信号の値を表わし、例え
ば次式に従つて元のアナログ信号に対し6dBの整
数倍だけ各々が減衰された一連のワードを加算す
ることにより達成することができる。
ドし、次いでシフトレジスタR1のシフト命令、
加算装置Ａの加算（又は減算）命令及びレジスタ
R2のロード命令が含まれるか或いはシフトレジ
スタR1のシフト命令のみが含まれる複数のサイ
クルを実行することにより、所望の減衰率又は利
得率を得ることができる。以下作動原理を説明す
る。シフトレジスタ内でデイジタルワードを最下
位ビツト方向に１ビツト位置だけシフトすること
は6dBの減衰が得られることに相当する。同様に
デイジタルワードを最上位ビツト方向に１ビツト
位置だけシフトすることは6dBの利得が得られる
ことに相当する。デシベルを任意の数だけ減衰さ
せることは、元の第１バイナリワードから取出さ
れ、異る数のビツトだけ個別にシフトされ従つて
一連の減衰したアナログ信号の値を表わし、例え
ば次式に従つて元のアナログ信号に対し6dBの整
数倍だけ各々が減衰された一連のワードを加算す
ることにより達成することができる。
AV2＝AV3（１±（C1×１／２＋C2
×１／４＋…C8×１／256））
ここにAV2は変更されたワードにより表わさ
れるアナログ値、AV3はシフトされた元のワー
ドに相当するアナログ値、C1〜C8は係数を示し、
これら係数は０又は１の値をとりかつ第１図の回
路配置では処理装置Ｐの制御アルゴリズムによつ
て決まる。又処理装置は、制御母線B3を経て±
符号の位置がａ＋であるか又ａ−であるか、即ち
増幅を行うか又は減衰を行うかを決める。この例
では任意の所望の減衰又は利得率が前記係数C1
〜C8を適宜選定することにより1/512内で概算さ
れ得ることは明らかである。かかる精度は、精密
な測定装置に対しては必要であるが、例えばオー
デイオ装置のように精度が左程重要視されない装
置の場合にはかかる精度を或る程度犠牲にしても
装置の構成を簡単化するのが有利である。
れるアナログ値、AV3はシフトされた元のワー
ドに相当するアナログ値、C1〜C8は係数を示し、
これら係数は０又は１の値をとりかつ第１図の回
路配置では処理装置Ｐの制御アルゴリズムによつ
て決まる。又処理装置は、制御母線B3を経て±
符号の位置がａ＋であるか又ａ−であるか、即ち
増幅を行うか又は減衰を行うかを決める。この例
では任意の所望の減衰又は利得率が前記係数C1
〜C8を適宜選定することにより1/512内で概算さ
れ得ることは明らかである。かかる精度は、精密
な測定装置に対しては必要であるが、例えばオー
デイオ装置のように精度が左程重要視されない装
置の場合にはかかる精度を或る程度犠牲にしても
装置の構成を簡単化するのが有利である。
第２図は直列入力端子及び16ビツトバイナリ信
号通路を用いる本発明デイジタル信号変更装置の
好適な例をブロツク図で示す。本発明装置は16ビ
ツトシフトレジスタＲ、加算装置AD、ラツチ
（バツフア）回路LA及び制御回路CCを具える。
シフトレジスタＲの並列入力端子RI1〜RI16はそ
のバイナリ重みにい従つて加算装置ADの出力端
子AO1〜AO16に接続する。シフトレジスタＲの
並列出力端子RO1〜RO16はそのバイナリ重みに
従つて加算装置ADの第１並列入力端子AI101〜
AI116に接続すると共にバツフア回路LAを経てシ
ステム出力端子Q1〜Q16に夫々結合する。加算装
置ADの入力端子AI201〜AI213はシフトレジスタ
Ｒの出力端子RO4〜RO16に接続し、従つて加算
装置ADの入力端子AI101〜AI116に対し３ビツト
位置だけシフトさせる。加算装置ADの残りの入
力端子AI214〜AI216は接地（“論理”０）するた
め入力端子AI201〜AI216のワードの値は入力端子
AI101〜AI116のワードの値よりも大きく2-3倍と
なる。従つてシフトレジスタＲにすでに存在する
ワードとシフトされたワードとの和をシフトレジ
スタＲにロードすることにより新たなワードを記
憶し、この新たなワードはシフトレジスタＲに最
初に存在するワードの（１＋2-3）＝1.125倍とな
り、これは約1dBの利得に相当する。
号通路を用いる本発明デイジタル信号変更装置の
好適な例をブロツク図で示す。本発明装置は16ビ
ツトシフトレジスタＲ、加算装置AD、ラツチ
（バツフア）回路LA及び制御回路CCを具える。
シフトレジスタＲの並列入力端子RI1〜RI16はそ
のバイナリ重みにい従つて加算装置ADの出力端
子AO1〜AO16に接続する。シフトレジスタＲの
並列出力端子RO1〜RO16はそのバイナリ重みに
従つて加算装置ADの第１並列入力端子AI101〜
AI116に接続すると共にバツフア回路LAを経てシ
ステム出力端子Q1〜Q16に夫々結合する。加算装
置ADの入力端子AI201〜AI213はシフトレジスタ
Ｒの出力端子RO4〜RO16に接続し、従つて加算
装置ADの入力端子AI101〜AI116に対し３ビツト
位置だけシフトさせる。加算装置ADの残りの入
力端子AI214〜AI216は接地（“論理”０）するた
め入力端子AI201〜AI216のワードの値は入力端子
AI101〜AI116のワードの値よりも大きく2-3倍と
なる。従つてシフトレジスタＲにすでに存在する
ワードとシフトされたワードとの和をシフトレジ
スタＲにロードすることにより新たなワードを記
憶し、この新たなワードはシフトレジスタＲに最
初に存在するワードの（１＋2-3）＝1.125倍とな
り、これは約1dBの利得に相当する。
変更サイクル中の作動は以下に示すようにな
る。
る。
以下検討するクロツク信号CLの周波数に等し
い入力信号のビツト周波数に同期して第１バイナ
リワード（入力信号）を先ず最初直列システム入
力端子SIからシフトレジスタＲ内にシフトする。
い入力信号のビツト周波数に同期して第１バイナ
リワード（入力信号）を先ず最初直列システム入
力端子SIからシフトレジスタＲ内にシフトする。
このシフトは制御信号SHによつて行う。この
シフト作動中最上位ビツトが最初に到来するもの
とすると、第１バイナリワードを含むビツトの数
（16）よりも少い数のシフト命令を制御信号SHに
より出すことによつて粗減衰を行うことができ
る。これがためＮ個のシフト命令によつて約（16
−Ｎ）×6dBの減衰を得ることができる。
シフト作動中最上位ビツトが最初に到来するもの
とすると、第１バイナリワードを含むビツトの数
（16）よりも少い数のシフト命令を制御信号SHに
より出すことによつて粗減衰を行うことができ
る。これがためＮ個のシフト命令によつて約（16
−Ｎ）×6dBの減衰を得ることができる。
16個の通常のビツト列に余分のシフト命令を加
えることによつて、シフトレジスタＲに“オーバ
フロー”が生じないものとすると6dBずつのステ
ツプの増幅を得ることもできる。所望の減衰は、
先ず最初上述した粗減衰を行い、次いで制御信号
ＬによりシフトレジスタＲへのロード命令を多数
回（ｑ）繰返すことにより得ることができる。各
ロード命令ではシフトレジスタＲの内容を、最下
位にビツトの方向に３ビツト位置だけシフトされ
たシフトレジスタＲの内容に加算し、これは約
1dBの利得に相当する。これがためｑ回のシフト
命令の後にはqdBの利得を得ることができる。上
述したようにｐ回のシフト命令をスキツプし、第
１バイナリワードをシフトレジスタＲ内にロード
し、次いでロード命令をｑ回繰返すことにより次
式で示ような減衰を得ることができる。
えることによつて、シフトレジスタＲに“オーバ
フロー”が生じないものとすると6dBずつのステ
ツプの増幅を得ることもできる。所望の減衰は、
先ず最初上述した粗減衰を行い、次いで制御信号
ＬによりシフトレジスタＲへのロード命令を多数
回（ｑ）繰返すことにより得ることができる。各
ロード命令ではシフトレジスタＲの内容を、最下
位にビツトの方向に３ビツト位置だけシフトされ
たシフトレジスタＲの内容に加算し、これは約
1dBの利得に相当する。これがためｑ回のシフト
命令の後にはqdBの利得を得ることができる。上
述したようにｐ回のシフト命令をスキツプし、第
１バイナリワードをシフトレジスタＲ内にロード
し、次いでロード命令をｑ回繰返すことにより次
式で示ような減衰を得ることができる。
Ａ−ｐ×６＋ｑ（dB）
第２図に示すように制御信号Ｌ及びSHは制御
回路CCから得られる。即ち制御回路CCは例えば
制御素子からの制御信号WA及びクロツク信号
CLによつて上記制御信号Ｌ及びSHを正しいシー
ケンスで発生する。変更されたワード（第２バイ
ナリワード）はシフトレジスタＲの出力端子RO1
〜RO16に発生し、これら出力端子RO1〜RO16は
バツフア回路LAを経てシステム出力端子Q1〜
Q16に結合されている。バツフア回路LAは、次
の第２バイナリワードが到来するまで最後に変更
された第２バイナリワードを記憶し、その出力端
子Q1〜Q16に処理された信号を更に処理するため
に発生し得るようにする。各変更サイクルウの開
始時にはシフトレジスタＲの入力端子REに供給
される制御信号SEによつてシフトレジスタＲの
内容を０にリセツトして残留する前の情報が新た
な情報に加算されるのを防止する。制御回路CC
の構成は第３図の説明の後に第４図につき詳細に
説明する。
回路CCから得られる。即ち制御回路CCは例えば
制御素子からの制御信号WA及びクロツク信号
CLによつて上記制御信号Ｌ及びSHを正しいシー
ケンスで発生する。変更されたワード（第２バイ
ナリワード）はシフトレジスタＲの出力端子RO1
〜RO16に発生し、これら出力端子RO1〜RO16は
バツフア回路LAを経てシステム出力端子Q1〜
Q16に結合されている。バツフア回路LAは、次
の第２バイナリワードが到来するまで最後に変更
された第２バイナリワードを記憶し、その出力端
子Q1〜Q16に処理された信号を更に処理するため
に発生し得るようにする。各変更サイクルウの開
始時にはシフトレジスタＲの入力端子REに供給
される制御信号SEによつてシフトレジスタＲの
内容を０にリセツトして残留する前の情報が新た
な情報に加算されるのを防止する。制御回路CC
の構成は第３図の説明の後に第４図につき詳細に
説明する。
第３図は並列入力端子を用いる本発明デイジタ
ル信号変更装置の好適な例をブロツク図で示す。
本例装置は第２図に示す装置に対し次の点が相違
する。即ち本例ではシフトレジスタＲに直列入力
端子を設けないか或いは直列入力端子が設けられ
ていても使用しない。本例ではシフトレジスタＲ
の並列入力端子RI1〜RI16を並列システム入力端
子SI1〜SI16及び加算装置ADの出力端子AO1〜
AO16に交互に接続し得るようするためにスイツ
チング回路Ｓの電子制御スイツチS1〜S16を用い
る。第３図に示すデイジタル減衰器の作動は次の
通りである。
ル信号変更装置の好適な例をブロツク図で示す。
本例装置は第２図に示す装置に対し次の点が相違
する。即ち本例ではシフトレジスタＲに直列入力
端子を設けないか或いは直列入力端子が設けられ
ていても使用しない。本例ではシフトレジスタＲ
の並列入力端子RI1〜RI16を並列システム入力端
子SI1〜SI16及び加算装置ADの出力端子AO1〜
AO16に交互に接続し得るようするためにスイツ
チング回路Ｓの電子制御スイツチS1〜S16を用い
る。第３図に示すデイジタル減衰器の作動は次の
通りである。
デイジタル減衰器の前段のシステム区分から得
られ、スイツチング回路Ｓの入力端子Ｂに供給さ
れる制御信号SEによつて２位置スイツチS1〜S16
を位置１にセツトするので、並列システム入力端
子SI1〜SI16に供給される第１バイナリワードは
ロード命令ＬによりシフツトレジスタＲ内にロー
ドすることができる。次いでスイツチS1〜S16の
全部を制御信号SEにより位置２にセツトして制
御信号SHにより多数のシフト命令を繰返し実行
し6dBずつのステツプの粗減衰を行う。
られ、スイツチング回路Ｓの入力端子Ｂに供給さ
れる制御信号SEによつて２位置スイツチS1〜S16
を位置１にセツトするので、並列システム入力端
子SI1〜SI16に供給される第１バイナリワードは
ロード命令ＬによりシフツトレジスタＲ内にロー
ドすることができる。次いでスイツチS1〜S16の
全部を制御信号SEにより位置２にセツトして制
御信号SHにより多数のシフト命令を繰返し実行
し6dBずつのステツプの粗減衰を行う。
前述したように粗減衰を6p dBとするためには
ｐ回のシフト命令を与える必要がある。次いで第
２図につき説明した所と同様にｑ回のロード命令
を与えて再び次式で示される最終減衰が得られる
ようにする。
ｐ回のシフト命令を与える必要がある。次いで第
２図につき説明した所と同様にｑ回のロード命令
を与えて再び次式で示される最終減衰が得られる
ようにする。
Ａ＝−6p＋ｑ（dB）
バツフア（ラツチ）回路LAは第２図につき説
明した所と全く同様に作動する。
明した所と全く同様に作動する。
上述した２例において制御回路CCはデイジタ
ル制御信号WA及びクロツク信号CLによつて制
御信号SH及びＬを正しい時間シーケンスで供給
し得るようにする。この目的のため制御回路CC
を第４図に示すように構成する。本例制御回路は
第３図の回路に用いられるように主として構成す
る。デイジタル制御信号WAの３つの最上位ビツ
トをシフトレジスタR3の入力端子I1，I2及びI3に
供給する。これら３つの最上位ビツトによつてＰ
の値を決め、この場合、これを０〜７の範囲とす
る。デイジタル制御信号WAの他のビツトは４ビ
ツト計数レジスタR4に供給し、このレジスタR4
においてｑの値を同様に記憶しかつ処理する。値
ｐ及びｑの記憶は制御信号SEにより行う。この
制御信号SEは前述したようにデイジタル減衰器
の前段のシステム区分から得られ、第１及び第２
計数レジスタR3及びR4のロード入力端子L3及び
L4に夫々供給される。計数レジスタR3及びR4が
ロードされた後第１計数レジスタR3が減算を開
始する。この減算はクロツク信号CLによつて行
う。このクロツク信号CLはデイジタル減衰器を
含むシステムの他の部分にも供給し得るようにす
る。クロツク信号CLはANDゲートG1を経て第１
計数レジスタR3のクロツク入力端子DC3に供給す
る。ANDゲートG1の出力側に現われるクロツク
信号は制御信号SHとして第８図のシフトレジス
タＲにも供給される。第１計数レジスタR3はＰ
個のクロツクパルスを計数すると状態“０”とな
り、この状態０をORゲートG3により検出する。
ORゲートGP3の複数個の入力側を夫々第１計数
レジスタR3の出力側に接続する。
ル制御信号WA及びクロツク信号CLによつて制
御信号SH及びＬを正しい時間シーケンスで供給
し得るようにする。この目的のため制御回路CC
を第４図に示すように構成する。本例制御回路は
第３図の回路に用いられるように主として構成す
る。デイジタル制御信号WAの３つの最上位ビツ
トをシフトレジスタR3の入力端子I1，I2及びI3に
供給する。これら３つの最上位ビツトによつてＰ
の値を決め、この場合、これを０〜７の範囲とす
る。デイジタル制御信号WAの他のビツトは４ビ
ツト計数レジスタR4に供給し、このレジスタR4
においてｑの値を同様に記憶しかつ処理する。値
ｐ及びｑの記憶は制御信号SEにより行う。この
制御信号SEは前述したようにデイジタル減衰器
の前段のシステム区分から得られ、第１及び第２
計数レジスタR3及びR4のロード入力端子L3及び
L4に夫々供給される。計数レジスタR3及びR4が
ロードされた後第１計数レジスタR3が減算を開
始する。この減算はクロツク信号CLによつて行
う。このクロツク信号CLはデイジタル減衰器を
含むシステムの他の部分にも供給し得るようにす
る。クロツク信号CLはANDゲートG1を経て第１
計数レジスタR3のクロツク入力端子DC3に供給す
る。ANDゲートG1の出力側に現われるクロツク
信号は制御信号SHとして第８図のシフトレジス
タＲにも供給される。第１計数レジスタR3はＰ
個のクロツクパルスを計数すると状態“０”とな
り、この状態０をORゲートG3により検出する。
ORゲートGP3の複数個の入力側を夫々第１計数
レジスタR3の出力側に接続する。
最初状態“１”にあつたORゲートG3の出力側
が状態“０”になるとANDゲートG1を閉じ、
ANDゲートG2を開く。これがためクロツク信号
CLは第２計数レジスタR4のクロツク入力端子
DC4に供給されて第２係数レジスタR4が減算を開
始する。又ANDゲートG2の出力側に現われるク
ロツク信号と、所望に応じ遅延された制御信号
SEとをORゲートG5に供給し、その出力側に制御
信号Ｌを発生させる。この制御信号Ｌによつて変
更サイクルの開始時に第１バイナリワードをシフ
トレジスタＲにロードし得るようにする。減算の
開始後第２計数レジスタR4がｑ個のクロツクパ
ルスを計数すると、この計数レジスタR4は状態
“０”となり、ORゲートG4を経るフイードバツ
クによつて計数作動を停止する。
が状態“０”になるとANDゲートG1を閉じ、
ANDゲートG2を開く。これがためクロツク信号
CLは第２計数レジスタR4のクロツク入力端子
DC4に供給されて第２係数レジスタR4が減算を開
始する。又ANDゲートG2の出力側に現われるク
ロツク信号と、所望に応じ遅延された制御信号
SEとをORゲートG5に供給し、その出力側に制御
信号Ｌを発生させる。この制御信号Ｌによつて変
更サイクルの開始時に第１バイナリワードをシフ
トレジスタＲにロードし得るようにする。減算の
開始後第２計数レジスタR4がｑ個のクロツクパ
ルスを計数すると、この計数レジスタR4は状態
“０”となり、ORゲートG4を経るフイードバツ
クによつて計数作動を停止する。
第５図は変更サイクル中の特定の制御信号WA
に対する制御回路CCの種々の制御信号CL，SE，
SH及びＬの時間ダイヤグラムを示す。システム
の種々の個所に用いられるクロツク信号CLは常
時連続して発生しているものとする。
に対する制御回路CCの種々の制御信号CL，SE，
SH及びＬの時間ダイヤグラムを示す。システム
の種々の個所に用いられるクロツク信号CLは常
時連続して発生しているものとする。
第５図に示すように、第３図のスイツチS1〜
S16が正しい位置(1)にセツトされた後に第１バイ
ナリワードをシフトレジスタＲにロードするため
に制御信号Ｌを制御信号SEに対し遅延したパル
スとする。この後、制御信号WAにより数ｐ（シ
フト命令）及びｑ（ロード命令）を決める実際の
変更サイクルが開始される。従つてＰ＝２（これ
は制御信号SHの２個のパルスにより得られ）及
びｑ＝４（これは制御信号Ｌの４個の連続パルス
により得られる）とする場合には次式で示す減衰
を得ることができる。
S16が正しい位置(1)にセツトされた後に第１バイ
ナリワードをシフトレジスタＲにロードするため
に制御信号Ｌを制御信号SEに対し遅延したパル
スとする。この後、制御信号WAにより数ｐ（シ
フト命令）及びｑ（ロード命令）を決める実際の
変更サイクルが開始される。従つてＰ＝２（これ
は制御信号SHの２個のパルスにより得られ）及
びｑ＝４（これは制御信号Ｌの４個の連続パルス
により得られる）とする場合には次式で示す減衰
を得ることができる。
Ａ＝−２×６＋４＝−8dB
第４図に示す制御回路は、これを僅かだけ変更
することによる第２図の回路配置に用いることも
できる。
することによる第２図の回路配置に用いることも
できる。
この目的のためORゲートG5は第４図に示す制
御信号Ｌの信号ラインに設ける代りに制御信号
SHの信号ラインに設けるようにする。これがた
め制御信号SEは所望に応じた遅延して制御信号
SHに加算されるようになる。かかる状態は第４
及び第５図には示さない。又第４図の制御回路を
第３図の回路配置に用いる場合にはＰの値を第１
計数レジスタR3に記憶する必要があるが、第４
図の制御回路を変更して第２図の回路配置を制御
する場合にはＰの値の計数は（16−Ｐ）とする必
要がある。その理由はこの場合6dBずつのステツ
プの粗減衰がスキツプされるシフト命令によつて
決まるからである。
御信号Ｌの信号ラインに設ける代りに制御信号
SHの信号ラインに設けるようにする。これがた
め制御信号SEは所望に応じた遅延して制御信号
SHに加算されるようになる。かかる状態は第４
及び第５図には示さない。又第４図の制御回路を
第３図の回路配置に用いる場合にはＰの値を第１
計数レジスタR3に記憶する必要があるが、第４
図の制御回路を変更して第２図の回路配置を制御
する場合にはＰの値の計数は（16−Ｐ）とする必
要がある。その理由はこの場合6dBずつのステツ
プの粗減衰がスキツプされるシフト命令によつて
決まるからである。
第１図は既知のデイジタル減衰器の構成を示す
ブロツク図、第２図は直列システム入力端子を用
いる本発明デイジタル信号変更装置の好適な例を
示すブロツク図、第３図は並列システム入力端子
を用いる本発明デイジタル信号変更装置の好適な
例を示すブロツク図、第４図は第３図の本発明デ
イジタル信号変更装置に用いる制御装置の１例の
構成を示すブロツク図、第５図は第２，３及び４
図の回路に用いられる制御信号の時間ダイヤグラ
ムを示す説明図である。 Ｒ……シフトレジスタ、RI1〜RI16……並列入
力端子、RO1〜RO16……並列出力端子、ER……
入力端子、AD……加算装置、AI101〜AI116……
第１並列入力端子、AI201〜AI216……第２並列入
力端子、AO1〜AO16……並列出力端子、CC……
制御回路、Ｌ……ロード信号、SH……シフト信
号、CL……クロツク信号、WA，SE……制御信
号、LA……ラツチ（バツフア）回路、Q1〜Q16
……出力端子、SI……直列システム入力端子、Ｓ
……選択（スイツチング）回路、S1〜S16……２
位置スイツチ、Ｂ……入力端子、SI1〜SI16……
並列システム入力端子、R3，R4……計数レジス
タ、I1〜I7……入力端子、L3，L4……ロード入力
端子、DC3，DC4……クロツク入力端子、G1，G2
……ANDゲート、G3，G4，G5……ORゲート。
ブロツク図、第２図は直列システム入力端子を用
いる本発明デイジタル信号変更装置の好適な例を
示すブロツク図、第３図は並列システム入力端子
を用いる本発明デイジタル信号変更装置の好適な
例を示すブロツク図、第４図は第３図の本発明デ
イジタル信号変更装置に用いる制御装置の１例の
構成を示すブロツク図、第５図は第２，３及び４
図の回路に用いられる制御信号の時間ダイヤグラ
ムを示す説明図である。 Ｒ……シフトレジスタ、RI1〜RI16……並列入
力端子、RO1〜RO16……並列出力端子、ER……
入力端子、AD……加算装置、AI101〜AI116……
第１並列入力端子、AI201〜AI216……第２並列入
力端子、AO1〜AO16……並列出力端子、CC……
制御回路、Ｌ……ロード信号、SH……シフト信
号、CL……クロツク信号、WA，SE……制御信
号、LA……ラツチ（バツフア）回路、Q1〜Q16
……出力端子、SI……直列システム入力端子、Ｓ
……選択（スイツチング）回路、S1〜S16……２
位置スイツチ、Ｂ……入力端子、SI1〜SI16……
並列システム入力端子、R3，R4……計数レジス
タ、I1〜I7……入力端子、L3，L4……ロード入力
端子、DC3，DC4……クロツク入力端子、G1，G2
……ANDゲート、G3，G4，G5……ORゲート。
Claims (1)
- 【特許請求の範囲】 １ 第１バイナリワードを変更するに当たり、第
１アナログ信号の値を表わす多数のビツトを具
え、これらビツトから、この第１アナログ信号の
値に対し所定の割合にある第２アナログ信号の値
を表わすビツトにより第２バイナリワードを生ぜ
しめるデイジタル信号変更方法において、 (1) 第１バイナリワードのビツトの数に少なくと
も等しい数の複数の出力を有するレジスタに第
１バイナリワードを格納して最上位バイナリ位
置から順次最下位バイナリ位置までのビツト範
囲を表わす複数の出力信号を発生し； (2) 前記レジスタ内で第１バイナリワードを所定
の第１の値のビツト位置だけシフトし、これに
よりレジスタの複数の出力信号を発生し； (3) 出力信号のバイナリ重みに従つて加算回路手
段の各第１加算入力側にレジスタの出力信号を
供給し、これによりレジスタの出力信号のバイ
ナリ値を表わす第１の複数の加算信号を発生
し； (4) さらにレジスタの出力信号を加算回路手段の
各第２加算入力側に供給して、第１加算入力側
に供給される信号のバイナリ位置に対し最下位
バイナリ位置の方向に規定の第２の値だけかか
る信号がシフトされるようにし、これによりレ
ジスタの出力信号のシフトしたバージヨンのバ
イナリ値を表わす第２の複数の加算信号を発生
し； (5) 第１および第２の複数の加算信号を加算して
複数の加算信号を発生し； (6) かくして加算された信号をレジスタに格納
し； (7) 格納された複数の信号をそのまま出力し、前
記ステツプ(3)、(4)、(5)および(6)を所定回繰り返
してレジスタの出力側に第２バイナリワードを
発生させるようにしたことを特徴とするデイジ
タル信号を変更する方法。 ２ 多数の並列入力端子RI1…RI16及び多数の並
列出力端子RO1…RO16を有するシフトレジスタ
Ｒと、多数の第１並列入力端子AI101…AI116、多
数の第２並列出力入力端子AI201…AI216及び多数
の並列出力端子AO1…AO16を有する加算装置AD
と、シフトレジスタの入力および出力を制御する
制御回路CCとを具え、この加算装置ADによつて
その第１並列入力端子AI101…AI116に供給された
バイナリワードを第２並列入力端子AI201…AI216
に供給されたバイナリワードに加算するとともに
その並列出力端子AO1…AO16に加算結果を発生
し、加算装置ADの第１入力端子AI101…AI116の
各々をそのバイナリ重みに従つてシフトレジスタ
の出力端子RO1…RO16の１つにそれぞれ接続し、
加算装置ADの多数の第２並列入力端子AI201…
AI212の各々をシフトレジスタの出力端子RO4…
RO16の１つにそれぞれ接続して第２入力端子
AI201…AI213が最下位ビツトの方向に、加算装置
ADの第１入力端子AI101…AI116に対し第２の値
のビツト位置だけシフトされるようにし、且つシ
フトレジスタＲの出力端子に接続されていない残
りの第２入力端子AI214…AI216を所定の論理レベ
ルの点に接続するようにし、且つ前記装置には加
算装置の出力をバイナリ重みに従つてシフトレジ
スタの入力側に結合する手段をさらに設けるよう
にしたことを特徴とするデイジタル信号変更装
置。 ３ シフトレジスタＲを用いて入力側に供給され
るバイナリワードを論理信号の制御のもとでレジ
スタに格納するとともにこのバイナリワードをシ
フト信号SHの制御のもとでレジスタ内でシフト
し、且つ、装置には、クロツク信号CLおよびそ
のリズムでロード信号およびシフト信号の発生シ
ーケンスおよび発生回数を規定するデイジタル制
御信号WAの制御のもとでロード信号およびシフ
ト信号を所定回数レジスタに供給する制御回路
CCを具え、これにより第１バイナリワードによ
り表わされる第１アナログ信号の値と第１バイナ
リワードにより表わされる第２バイナリワードの
値との間の比を規定するようにしたことを特徴と
する特許請求の範囲第２項記載のデイジタル信号
変更装置。 ４ 加算装置ADの出力端子AO1…AO16の各々を
そのバイナリ重みに従つてシフトレジスタＲの並
列入力端子RI1…RI16の１つに夫々接続し、シフ
トレジスタＲにはシステム入力端子RIに接続さ
れた直列入力端子SIを設けたことを特徴とする特
許請求の範囲第３項記載のデイジタル信号変更装
置。 ５ 多数の並列システム入力端子SI1…SI16と、
各々がマスター接点、第１接点および第２接点を
有する多数の２位置スイツチS1…S16とを設け、
これら２位置スイツチの各々のマスター接点をシ
フトレジスタＲの並列入力端子RI1…RI16の１つ
のにのみ接続し、２位置スイツチS1…S8の各々の
第１接点(1)をそのマスター接点に接続されたシフ
トレジスタＲの入力側のバイナリ重みに従つて並
列システム入力端子SI1…SI16の１つに接続し、
２位置スイツチS1…S16の各々の第２接点(2)をそ
のマスター接点に接続されたシフトレジスタＲの
入力側のバイナリ重みに従つて加算装置ADの出
力端子AO1…AO16の１つに接続するようにした
ことを特徴とする特許請求の範囲第３項記載のデ
イジタル信号変更装置。 ６ ２位置スイツチS1…S16を電子スイツチとし、
これらのスイツチは制御入力端子Ｂを有する選択
回路Ｓ内に組込まれ、制御信号SEを受けて２位
置スイツチS1…S16を同時に切換え得るようにし
たことを特徴とする特許請求の範囲第５項記載の
デイジタル信号変更装置。 ７ 制御回路CCには制御信号SEが供給される他
の入力端子を設けたことを特徴とする特許請求の
範囲第６項記載のデイジタル信号変更装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8100307A NL8100307A (nl) | 1981-01-23 | 1981-01-23 | Werkwijze voor het verzwakken van een digitaal signaal en een inrichting voor het uitvoeren van deze werkwijze. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57145415A JPS57145415A (en) | 1982-09-08 |
| JPH0445859B2 true JPH0445859B2 (ja) | 1992-07-28 |
Family
ID=19836906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006897A Granted JPS57145415A (en) | 1981-01-23 | 1982-01-21 | Method and device for altering digital signal |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4566076A (ja) |
| JP (1) | JPS57145415A (ja) |
| CA (1) | CA1184304A (ja) |
| DE (1) | DE3200895C2 (ja) |
| ES (1) | ES8305542A1 (ja) |
| FR (1) | FR2498848B1 (ja) |
| GB (1) | GB2091918B (ja) |
| IE (1) | IE52516B1 (ja) |
| IT (1) | IT1149711B (ja) |
| NL (1) | NL8100307A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970011A (ja) * | 1982-10-14 | 1984-04-20 | Fujitsu Ltd | デイジタルゲイン調整回路 |
| JPS59122040A (ja) * | 1982-12-27 | 1984-07-14 | Sony Corp | デイジタル信号処理回路 |
| DE3328254A1 (de) * | 1983-08-04 | 1985-02-21 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum verstaerken bzw. daempfen von analogen eingangssignalen |
| US5084667A (en) * | 1985-07-26 | 1992-01-28 | Xicor, Inc. | Nonvolatile nonlinear programmable electronic potentiometer |
| JPS63211908A (ja) * | 1987-02-27 | 1988-09-05 | Yamaha Corp | レベルコントロ−ル回路 |
| JPH0666612B2 (ja) * | 1987-05-26 | 1994-08-24 | ザイコール・インコーポレーテッド | 再プログラム可能な不揮発性非線形電子ポテンショメータ |
| US4795974A (en) * | 1987-07-24 | 1989-01-03 | Ford Motor Company | Digital energy meter |
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