JPH0666612B2 - 再プログラム可能な不揮発性非線形電子ポテンショメータ - Google Patents

Description

【発明の詳細な説明】 本願は、係属中の弊米国特許出願第759,599号の一部継
続出願である。

（技術分野） 本発明は、可変インピーダンス要素の分野に関し、特に
電気回路において使用されるプログラム可能な可変イン
ピーダンス要素の分野に関する。

（背景技術） 可変インピーダンス要素を含む電子回路は、当技術にお
いては周知である。これら可変インピーダンス要素は、
通常ポテンショメータとも呼ばれる可変抵抗の形態であ
る。しかし、可変誘導子あるいはコンデンサ 用いる回
路もまた周知である。これらの可変インピーダンス要素
は、通常は選択されたあるインピーダンス 生じてこれ
らが置かれる回路のある特質に影響を及ぼすように手で
調整される。例えば、ポテンショメータは、ある回路内
の１つのノードに生じる信号を最大にする値に設定する
ことができる。

ポテンショメータの人手による調整は、通常データ処理
システムの制御下にある回路あるいはポテンショメータ
の継続する調整が回路の動作に必要である他の外部の電
気回路においては、通常不都合なものである。データ処
理システムは、可変インピーダンス要素の手動調整を完
了するに必要な時間に比して短い時間で可変インピーダ
ンス要素の値をしばしば変更しなければならない。手動
調整はまた、可変インピーダンス要素が用いられる多く
の場合において実際的ではない人間のオペレータの存在
を必要とする。

外部の制御下にあるモータその他の作動装置により機械
的に調整されるポテンショメータもまた、従来技術にお
いては周知である。これらのポテンショメータはオペレ
ータの必要を緩和するが、多くの用途において依然とし
て満足できるものではない。第一に、調整を行う時間が
多数の場合において依然長過ぎる。第二に、このような
電気機械的装置の長期にわたる信頼性が、可変インピー
ダンス要素を必要とする多数の用途において不充分であ
る。最後に、このようなシステムはしばしば経済的に魅
力がない。

外部のデータ処理システムのディジタル制御下で減衰レ
ベルの調整を可能にする特殊目的の集積回路の可変イン
ピーダンス要素が、従来技術において公知である。例え
ば、Tanaka等の米国特許第4,468,607号は、スイッチ回
路により２進数で制御されるはしご型減衰器を教示して
いる。このスイッチ回路における諸スイッチの状態に応
じて、１つ以上の減衰段が信号経路内に導入される。

これらの従来技術の可変減衰集積回路は、回路から電力
が除去される時選択された減衰値を記憶する能力を持た
ず、従って、一旦電力が回復されると同じ減衰値を再び
自動的に確保する能力を持たない。従って、回路にはバ
ッテリによるバックアップが必要とされ、あるいは電力
が減衰回路に戻された時、これらの可変インピーダンス
要素の減衰値を再び初期化するための外部装置が必要と
された。このため、このような可変インピーダンス要素
を含む回路の複雑さが増した。このことはまた、もしこ
の可変インピーダンス要素によりパワーアップ時に規定
されるインピーダンスが問題の外部の回路の他のパラメ
ータと相容れなかったならば、可変インピーダンス要素
を含む回路に対して破損を生じるおそれがある。

従来技術のシステムにおいて、例えばカウンタの事前設
定あるいは電力が最初に回路に与えられる時ポテンショ
メータを事前設定するため不揮発性の電気的に消去可能
な集積回路メモリーが用いられているが、可変ポテンシ
ョメータにおけるノードを選択的にアクセスする能力
と、一旦電力が回復した時、後で回路が選択されたノー
ドを再びアクセスすることを可能にするため、例えばチ
ップ選択信号の除去あるいは電力の喪失の予め定めた信
号に応答して不揮発性メモリーの前記の選択されたノー
ドの同一であることを記憶する能力の両者を合わせ持つ
回路は知られていない。

上記の係属中の米国特許出願は、電力がインピーダンス
回路から除去される時選択された減衰値を自動的に保持
する直列に接続された複数の２端子のインピーダンス要
素からなる可変インピーダンス集積回路について記載し
ている。このインピーダンス回路は、電力が回路に戻さ
れる時記憶された減衰値を回復するための手段を含み、
これにより従来技術の可変インピーダンス・デバイスの
上記の諸制限を克服する。更に、直列チェーン中の各対
のインピーダンス要素間に１つのノードが設けられてい
る。この中のチェーン中の最初と最後の要素の少なくと
も一方が、外部でアクセスできる端子と接続されてい
る。選択されたノードにアクセスし、かつこの選択され
たノードを別の外部でアクセス可能な端子に接続するた
めの手段が設けられている。電気的に再プログラム可能
な読出し専用メモリーが、前記の選択されたノードの同
一性を記憶し、電力が回路から除去された時このノード
の同一性が保持されるようにする。電力が回路に復旧す
ると、前記端子と前に接続されたノードが自動的に再び
接続される。

この可変インピーダンス回路は上記の従来技術のデバイ
スに勝る大きな利点を呈するが、直列インピーダンスに
含まれねばならないインピーダンス要素数が多過ぎる多
くの用途が存在する。例えば、もしインピーダンスがあ
る広い範囲の値にわたり小さな段階で変更されねばなら
ない場合は、非常に多くの２端子インピーダンス要素を
使用しなければならない。1,000Ωの範囲にわたり１Ω
ずつインピーダンスを変化させるためには、1,000個の
１Ω抵抗が必要となろう。

従って、本発明の目的は、改善された可変インピーダン
ス回路の提供にある。

本発明の別の目的は、前記インピーダンス回路の構成に
用いられる固定インピーダンス要素の数が前記可変イン
ピーダンス回路により与えられるインピーダンスの最小
の増分で除される前記インピーダンス回路により与えら
れるインピーダンスの範囲より遥かに小さい可変インピ
ーダンス回路の提供にある。

本発明の上記および他の目的については、以降の詳細な
説明および添付図面から明らかになるであろう。

（発明の要約） 本発明は、データ処理システムあるいは他の外部回路の
制御下にある回路における中心にタップを設けたポテン
ショメータの代わりに使用することができる汎用可変イ
ンピーダンス回路をなす。本発明による可変インピーダ
ンス回路は、外部回路に接続するためアクセス可能な２
つの端子間のインピーダンスを設定する可変インピーダ
ンス・ネットワークを含む。これらの端子間に与えられ
るインピーダンスは、データ処理システムあるいは他の
外部回路と接続される制御回路により決定される。問題
のインピーダンスは、前記制御回路と接続される電気信
号によって規定される。この制御回路の内部レジスタ
は、２個の端子間のインピーダンスを規定する値を記憶
する。記憶された値は、予め定めた電気信号に応答して
プログラム可能な不揮発性読出し専用メモリーに複写す
ることができる。同様に、読出し専用メモリーに記憶さ
れた値は、電力が最初に本発明装置に対して加えられる
時生じることが望ましい第２の予め定めた電気信号に応
答して内部制御回路のレジスタに複写することができ
る。望ましい実施態様においては、前記制御回路は、デ
ーア処理システムあるいは他の外部回路からの信号に応
答して増分あるいは減分されるカウンタである。

一連の抵抗装置として上記と等価の解決を達成するため
必要とされる個々の抵抗数を最小限に抑えるために、可
変インピーダンス要素の多くの実施態様を使用すること
ができる。このような可変インピーダンス要素の望まし
い実施態様は、可変インピーダンスの粗密調整を可能に
する線形直／並列アレイと、２個の並列抵抗ネットワー
クを直列に置くことにより構成された２進加重形態回路
と、非線形あるいは傾斜抵抗特性を得るための可変イン
ピーダンス回路と並列に固定抵抗が置かれた実施例と、
1R−2R形態に接続された抵抗の２進加重アレイとを含
む。

（図面の簡単な説明） 第１図は、本発明による可変インピーダンス回路を示す
ブロック図、 第２図は、インピーダンス・ネットワークが複数の直列
状のインピーダンス要素を含む可変インピーダンス回路
を示す概略図、 第３図は、インピーダンス・ネットワークが粗密インピ
ーダンス回路として構成される本発明による可変インピ
ーダンス回路を示す概略図、 第４図は、Nf値が10である場合の第３図に示された微調
整ワイパー回路を示す概略図、 第５図は、Nc値が10である場合の第３図に示された粗調
整ワイパー回路を示す概略図、 第６図は、非線形の即ち傾斜した抵抗特性を得るための
並列の固定抵抗をインピーダンス・ネットワイパーが含
む本発明による可変インピーダンス回路を示す概略図、 第７図は、第６図に示した如き可変インピーダンス回路
により生じるワイパー移動量の関数としての例示的な抵
抗特性カーブを示すグラフ、 第８図は、インピーダンス回路が第１の２進加重インピ
ーダンス・アレイを構成する本発明による可変インピー
ダンス回路を示す概略図、 第９図は、第８図に示された第１の２進加重インピーダ
ンス・アレイにおける抵抗とカウンタ値の関係を示すグ
ラフ、 第10図は、インピーダンス・アレイが第２の２進加重イ
ンピーダンス・アレイを構成する本発明による可変イン
ピーダンス回路を示す概略図である。

（実施例） 本発明は、ポテンショメータあるいは類似の機械的な可
変インピーダンス要素の代わりに、電子回路に内蔵する
ための可変インピーダンス回路からなるものである。本
発明は、このインピーダンス回路のインピーダンスがこ
れに送られる電気信号により設定されることを可能にす
るものである。一旦設定されると、本発明は、このイン
ピーダンス値をプログラム可能な不揮発性の読出し専用
メモリーに記憶する。電力が本発明回路から取り除かれ
ている時、最後のインピーダンス値がプログラム可能読
出し専用メモリー内に記憶された状態が保持される。電
力が本発明回路に回復されると、この記憶されたインピ
ーダンス値が再び確立される。

本発明によるインピーダンス回路の作動については、本
発明の望ましい実施態様のブロック図である第１図に関
して最も容易に理解することができよう。可変インピー
ダンス回路10は、多数の固定インピーダンス要素および
スイッチからなるインピーダンス・ネットワーク12から
なっている。これらのスイッチは、２つの端子14および
16間のインピーダンス要素の種々の組み合わせと接続す
るため用いられる。この特定の組み合わせは、望ましく
はカウンタ18である制御回路に記憶された値により決定
される。カウンタ18に記憶されたカウントは、２本の線
19および20上の信号により変更することができる。線19
上のUP／DOWN信号は、このカウンタが線20上の増分（IN
CR.）信号に応答してある予め定めた量だけ増分される
かあるいは減分されるかを判定する。

カウンタ18に記憶された値は、望ましい実施態様におい
てはチップ選択（▲▼）線24と呼ばれる第３の信号
線24上の特定の電圧遷移に応答して、プログラム可能不
揮発性読出し専用メモリー（EEPROM）22に対して送るこ
とができる。チップ選択線24はまた、カウンタ18を使用
可能状態にする。チップ選択線24がローの時、カウンタ
18は線19、20上の信号に応答する。このため、可変イン
ピーダンス回路10を制御する回路がカウンタ18に記憶さ
れた値を変更することを可能にする。即ち、本発明の回
路を制御する回路は、選択線24をローにさせる。次い
で、この回路は適当な信号を線18、20上のカウンタ18に
接続して、カウンタ18に記憶された値を新しい所要の値
に変更させる。

このような更新過程の間、プログラム可能読出し専用メ
モリー22に記憶された値は変更されない。電気的にプロ
グラム可能な読出し専用メモリーは、制限された回数だ
け、典型的には数千回書込むことができる。更に、１つ
の値をプログラム可能読出し専用メモリーに対して書込
むために要する時間は、カウンタ18を増分させるに要す
る時間より遥かに長い。もしプログラム可能読出し専用
メモリー22に記憶された値が、カウンタ18に記憶整列さ
れた値が増分される毎に変更されたならば、プログラム
可能読出し専用メモリー22の限られた寿命は装置の故障
をもたらすことになろう。更に、プログラム可能読出し
専用メモリー22に値を書込のに要する時間は、カウンタ
18の応答時間を短縮することになろう。従って、プログ
ラム可能読出し専用メモリー22に記憶される値は、カウ
ンタ18に記憶された値がその最後の値に達する時だけ更
新されることが望ましい。これは、チップ選択線24上の
ローからハイへの電圧の遷移により信号されることが望
ましい。

第４の信号線26上の電圧遷移は、プログラム可能読出し
専用メモリー22に記憶された値のカウンタ18への転送を
信号するために用いられる。ローからハイへの電圧遷移
が線26上で検出される時、プログラム可能読出し専用メ
モリー22に記憶された値は、カウンタ18へ送られる。線
26は、電力が可変インピーダンス回路10へ加えられる時
プログラム可能読出し専用メモリー22に記憶された値が
自動的にカウンタ18へロードされるように、電力供給端
子（ROWER）と接続されることが望ましい。このこと
は、電力が可変インピーダンス回路10から除かれる前
に、カウンタ18に記憶された最後の値が、電力が可変イ
ンピーダンス回路10へもう一度加えられるとき回復され
ることを保証する。

当業者には、カウンタ18を適当な電気信号により更新さ
れる他の格納レジスタで置換できることは明らかであろ
う。また、インピーダンス・ネットワーク12が２つ以上
の端子を持ち得ることも明らかであろう。例えば、３端
子を有するインピーダンス・ネットワークは、標準的な
ポテンショメータをシミュレートする際に有効である。

一般に、インピーダンス・ネットワーク12の細部は、カ
ウンタ18に記憶された値と端子14、16間に生じるインピ
ーダンスとの間に必要とされる関係に依存する。例え
ば、係属中の米国特許出願第759,599号においては、端
子14、16間のインピーダンスがカウンタ18に記憶された
値の一次関数であるインピーダンス・ネットワークにつ
いて記載されている。このインピーダンス・ネットワー
クは、第２図において12aで示されている。

第１図に示されたインピーダンス・ネットワークとは対
照的に、インピーダンス・ネットワーク12aは３つの外
部端子14a、16aおよび28aを有する。インピーダンス・
ネットワーク12aは、標準的な中心にタップを設けたポ
テンショメータをシミュレートする。端子16aは、この
ポテンショメータの中心タップに対応している。インピ
ーダンス・ネットワーク12aは、直列に接続された複数
の２端子インピーダンス要素からなっている。インピー
ダンス要素32は、温度補償された抵抗であることが望ま
しい。ノード33が、直列チェーンの各対のインピーダン
ス要素32間に設けられている。直列チェーンにおける第
１の要素は、外部回路と接続するためアクセスできる第
１の端子14aと接続されている。この端子は、第１図に
示された端子14と類似のものである。同様に、直列チェ
ーンの最後の要素は、前記外部回路と接続するためアク
セスし得る第２の端子28aと接続されている。ノード33
の各々は、これまた前記外部回路と接続するためアクセ
ス可能である第３の端子16aと接続することができる。
端子16aは、第１図に示された端子16と類似している。
ノード33の１つのみが、所与の時間に第３の端子16aに
接続することができる。接続されるノードは、第２図か
ら省かれたカウンタ18に記憶された値によって規定され
る。この値は１／Ｎ復号回路36へ送られ、この出力が複
数のスイッチ38を制御する。ここで、Ｎはカウンタ18に
記憶され得る最大値である。Ｎ個のノード33があり、各
ノードは所与のカウンタ値と対応する。各ノード33は、
対応するスイッチ38へ信号を与えることにより、端子16
aと接続することができる。

インピーダンス・ネットワーク12aの主な問題は、ネッ
トワークを構成するため使用されねばならないインピー
ダンス要素32の数である。例えば、もし1,000のインピ
ーダンス段が必要であれば、1,000個の抵抗を設けなけ
ればならない。望ましい実施態様においては、本発明の
可変インピーダンス回路は、従来のVLSI回路製造法を用
いて単一のシリコン・チップ上に構成される。このよう
な回路のコストは、回路の構成に必要なシリコンの面積
と関連している。従って、必要な回路要素数を最小にす
ることが非常に望ましい。更に、カウンタ18に記憶され
た値と端子14、16間に生じるインピーダンスとの間の関
係が好ましくは非線形である可変インピーダンス回路に
は多くの用途がある。

本発明は、比較的少ないインピーダンス要素を必要とし
かつカウンタ18に記憶された値に対し特定の非線形関係
を有するインピーダンスを提供する可変インピーダンス
・ネットワークを提供することによりこれらの問題に対
する解決策を提供する。これか達成される方法は、下記
の別の望ましい実施態様を参照すればよく理解されよ
う。

実施例1: 第１の別の回路が、第３図において40で示されている。
この回路は、カウンタ18に記憶された値の一次関数であ
るインピーダンスを提供する点において第２図に示され
た可変インピーダンス回路と類似している。しかし、こ
の回路は、第２図に示された実施態様よりはるかに少な
いインピーダンス要素とスイッチによりこの機能を提供
する。可変インピーダンス回路40もまた、従来の線形ポ
テンショメータと類似する。

第３図を参照するに、可変インピーダンス回路40は、粗
調整レジスタ42および微調整レジスタ44と呼ばれる２つ
のレジスタに値を記憶するカウンタ18bを含む。粗調整
レジスタ42は、０乃至Nc−１をカウントし、微調整レジ
スタ44がそれぞれオーバーフローあるいはアンダーフロ
ーする毎に増分あるいは減分させられる。微調整レジス
タ44は、０乃至Nf−１をカウントし、入力増分線24b上
の信号に応答して増分あるいは減分される。微調整レジ
スタ44が増分されるかあるいは減分されるかは、第１図
に関して先に述べたものと同様に第２の線19b上のUP／D
OWN信号によって決定される。レジスタ42および44は実
際に２「桁」カウンタを形成し、最初の「桁」は基数Nf
を有し、２番目の「桁」は基数Ncを有する。

レジスタ42、44に記憶された値は、第１図に示された線
チップ線24、26と同様に動作する線24b、24b上の予め定
めた電圧遷移に応答して、プログラム可能読出し専用メ
モリー（EEPROM）22bに関して出し入れすることができ
る。

可変インピーダンス要素40はインピーダンス・ネットワ
ーク12bを含み、このネットワーク12bは２つの直列イン
ピーダンス・ストリング、即ち粗調整インピーダンス・
ストリング46および微調整インピーダンス・ストリング
48と、２つの「ワイパー」回路、即ち粗調整ワイパー回
路72および微調整ワイパー回路70とからなっている。粗
調整インピーダンス・ストリング46は、直列に接続され
たNc＋１の２端子インピーダンス要素50からなる。粗調
整インピーダンス・ストリング46における各インピーダ
ンス要素は、インピーダンスＺを有する。内部ノード56
は、直列ストリングにおける隣接するインピーダンス要
素50と接続する。最初および最後のインピーダンス要素
50の内部ノードとは接続されない端子52、54はそれぞ
れ、外部端子14b、28bと接続されている。可変インピー
ダンス要素40の作動の論議を簡単にするため、粗調整イ
ンピーダンス・ストリング46におけるノードは、ノード
52から始まりノード54で終わる０乃至Nc＋１の順序に番
号が付されている。ノード52は、「０番目」のノードと
呼ばれる。

同様に、微調整インピーダンス・ストリング48は、２端
子インピーダンス要素60の直列ストリングからなってい
る。Nf個のこのようなインピーダンス要素が存在する。
微調整インピーダンス・ストリング48における隣接要素
は、内部ノード62で接続されている。それぞれ内部ノー
ド62とは接続されない最初と最後のインピーダンス要素
60の端子64、66は、第１および第２の出力端子67、69を
介して粗調整ワイパー回路72と接続され、このワイパー
回路は粗調整インピーダンス・ストリング46における２
つの選択されたノードにこれらの２つの端子を接続す
る。

各インピーダンス要素60のインピーダンスは、2Z／Nfに
等しくなるように選択される。各インピーダンス要素60
に対するこのようなインピーダンスの選択の結果、端子
14b、16b間のインピーダンスはカウンタ18bにおけるカ
ウントの一次関数となる。また、この選択の結果、端子
14b、28b間のインピーダンスがカウンタ18bに記憶され
た値とは独立的な定数のままであり、問題のインピーダ
ンスNcZと等しい。即ち、２つの粗調整要素と２つの微
調整要素の選択された並列の組み合わせは、チェーン内
の１つの粗調整要素の抵抗と等価である。

粗調整インピーダンス・ストリング46に関して述べたも
のと同様に、微調整インピーダンス・ストリング48にお
けるノードは、ノード64から始まりノード66で終わる０
乃至Nfの順序で番号が付される。ノード64は、「０番
目」のノードと呼ばれる。微調整ワイパー回路70は、こ
れらのノードの１つを外部端子16bに接続する。問題の
ノードは、微調整レジスタ44におけるカウントによりＫ
番目に決定され、このようなノードは、微調整ワイパー
回路44が記憶された値Ｋを有するとき接続される。

粗調整ワイパー回路72により微調整インピーダンス・ス
トリング48におけるノード64および66に接続される粗調
整インピーダンス・ストリング46におけるノードは、粗
調整レジスタ42に記憶された値によって決定される。こ
のように記憶された値がＬである時、粗調整ワイパー回
路72は粗調整インピーダンス・ストリング46の（Ｌ＋
２）番目のノードを微調整インピーダンス・ストリング
48のノード66に、また粗調整インピーダンス・ストリン
グ46のＬ番目のノードを微調整インピーダンス・ストリ
ング48のノード64に接続する。

微調整ワイパー回路70および粗調整ワイパー回路72が構
成される方法は、それぞれ微調整ワイパー回路70および
粗調整ワイパー回路72の概略図である第４図および第５
図に関して最も容易に理解でき、これにおいてはNcおよ
びNfがそれぞれ10に等しい。この場合、カウンタ18bは
２つの２進化10進コード・カウンタである。粗調整レジ
スタ42はカウンタの最上位桁と対応し、微調整レジスタ
44は最下位桁に対応する。

次に第４図においては、微調整インピーダンス・ストリ
ング48は、０乃至10まで番号を付されるノード62におい
て接続された10個のインピーダンス要素60からなってい
る。ノード「０」乃至「９」は、FETスイッチ74の一方
を閉路することにより端子16bと接続される。端子16b
は、第３図に示された端子16bと同じ機能を供する。FET
スイッチ74は、１／10・２進化10進デコーダ76の出力に
よって制御される。デコーダ76は、更に、第３図に示さ
れたカウンタ18bと対応する２つの10進カウンタの最下
位桁レジスタ44の出力78により制御される。レジスタ44
の出力78は単線で示されているが、実際の線数はこのよ
うな従来の２進化10進カウンタにおいては４本である必
要があることは明らかである。レジスタ44により出力さ
れた最下位桁はＫである時、デコーダ76のＫ番目のノー
ド出力線はアクティブな状態にある。その結果、微調整
インピーダンス・ストリング48のＫ番目のノード62が対
応するFETスイッチにより端子16bと接続される。

次に第５図においては、粗調整インピーダンス・ストリ
ング46は、０乃至11で表されるノード56で接続された11
個のインピーダンス要素50からなっている。粗調整ワイ
パー回路72は、２進化10進デコーダ86および20のFETス
イッチ87からなっている。このFETスイッチ87は、１／1
0・２進化10デコーダ86の出力により制御される。アク
ティブな状態にある時、このような各出力はFETスイッ
チ87の内の２つを閉路する。第１のスイッチは、ノード
56の１つを第４図に示されるノード66と接続する。２番
目のスイッチは、第４図に示されたノード64に第１のス
イッチにより接続されたノードの２つのノード下方に置
かれたノードを接続する。上記のデコーダ76に関して述
べたものと類似の方法で、デコーダ86が粗調整レジスタ
42により制御され、このレジスタ42は下位カウンタ44か
らのオーバーフローあるいはアンダーフローの関数とし
て増分あるいは減分される。この最上位桁レジスタ42が
値Ｋを持つ時、ノード「Ｋ」はノード64に接続され、ノ
ード「Ｋ＋２」はノード66に接続される。

従って、第３図および第５図に関して明らかなように、 第３図において72で示された如き汎用粗調整ワイパー回
路は、粗調整インピーダンス・ストリング46の各ノード
と第１の出力端子67または第２の出力端子69のいずれ
か、あるいはその両方との間にスイッチを接続すること
によって構成される。問題の出力端子は、前記スイッチ
が接続されるノードの数により決定される。ノード０お
よび１の場合は、１つのスイッチか各ノードを出力端子
69に接続する。ノードNc＋１およびNcの場合には、１つ
のスイッチが出力端子67に各ノードを接続する。他の全
てのノードは、２つのスイッチがこれに接続され、一方
はこのノードを出力端子67に、また他方がノードを出力
端子69に接続する。問題のスイッチは、１／Ncデコーダ
の出力により制御される。Ｋ番目のこのような出力は、
ノードＫを出力端子69に接続し、またＫ＋２番目のノー
ドを出力端子67に接続するスイッチを制御する。

この２つの10進可変インピーダンス回路40が、僅かに21
個のインピーダンス要素と31個のスイッチしか必要とせ
ずに100のインピーダンス値を提供することに注目すべ
きである。第２図に示された実施態様により構成された
等価回路は、100個のインピーダンス要素と100個のスイ
ッチを必要とする。従って、本発明は、著しく少ない数
の要素を用いて同じ機能を提供するもので、このためシ
リコンは著しく小さな面積で済む。

実施例2: 第２図に示されるインピーダンス・ネットワーク12aに
より与えられる端子14aと16a間のインピーダンスがカウ
ンタ18に記憶された値の非線形関数である可変インピー
ダンス回路は、端子28a、16a間の固定インピーダンスを
加えることにより構成することができる。非線形性の程
度は、端子14aと28a間のインピーダンスに対するこの加
えられた傾斜インピーダンスの比率によって定まる。こ
のようなインピーダンス・ネットワーク12cの事例が第
６図に示されている。第７図は、第６図に示された回路
に対して選択された傾斜関数としての例示的な抵抗特性
を示している。

問題の固定インピーダンスは、外部から与えることもで
きる。しかし、重要な利点は、可変インピーダンス回路
12aと同じ集積回路上にこの固定されたインピーダンス
を構成することにより得られる。望ましい実施態様にお
いては、インピーダンス要素32は温度補償抵抗であり、
問題の固定インピーダンス要素もまた温度補償抵抗であ
る。もしこの固定インピーダンス要素が同じVLSIチップ
上に集積されるならば、これはインピーダンス要素32と
正確に均衡され得、このためもし使用温度が変動して
も、結果として得られる非線形可変インピーダンス回路
は非常に小さなインピーダンス変動となることを保証す
る。従って、前記固定インピーダンスの集積が望まし
い。

第６図に示されるように、いくつかの異なる固定インピ
ーダンス要素、例えば要素202、204、206を、インピー
ダンス・ネットワーク12cの残りの部分と共に同じチッ
プ上に集積することにより種々の程度の非線形性を提供
することができる。このような各インピーダンス要素の
１つの端子は、第２図の端子28aと対応する端子28cと接
続されることになる。各固定インピーダンス要素の他の
端子を集積回路パッケージ上の外部ピンに接続すること
ができ、各固定インピーダンス要素に対しては、異なる
ピンが用いられる。どの固定インピーダンス要素を端子
14b、28c間に接続するかの選択は、特定のピンと端子14
bとの間でジャンパを接続することによりユーザによっ
て行うこともできる。

第６図に示されるように、各固定抵抗202、204、206が
直列に接続されることが望ましい。抵抗202、204間のノ
ード208、抵抗204、206間のノード210、およびノード21
0からのインピーダンス要素206の反対側の端子212はそ
れぞれ、各FETスイッチ203、205、207と接続されてい
る。このため、傾斜選択手段200を用いてFTEスイッチ20
3、205、207の１つを付勢して、異なる予め定めた固定
インピーダンスを端子28cおよび16c間に存在させる。傾
斜選択回路200はこのように、インピーダンス回路12cの
傾斜インピーダンスを変化させる。

例えば、インピーダンス要素32が10キロオームの可変イ
ンピーダンス要素を100個の別個の100オームの抵抗を用
いて形成することが可能であるものとしよう。また、イ
ンピーダンス要素202が500オームの抵抗であり、インピ
ーダンス要素204は１キロオーム抵抗であり、インピー
ダンス要素206は２キロオームの抵抗であると仮定しよ
う。このような回路は、それぞれ20、10および５に等し
く傾斜インピーダンスを選択することを可能にする。第
７図は、ワイパーの移動量の関数としての、即ち、どの
ノード33が端子16cに接続されるかの関数として、この
ような傾斜において結果として得られる抵抗値カーブの
非線形特性を示している。比較のため、第７図は、直列
をなす傾斜抵抗202、204、206を持たない可変インピー
ダンス回路と対応する傾斜が零に等しい状態をも示して
いる。

傾斜選択回路200は、スイッチ203、205、207の制御され
た切り換えを行うように構成することができる。このよ
うな機能を提供するように、例えば、デコーダ36のＮ−
２、Ｎ−１およびＮ出力をそれぞれスイッチ203、205、
207に接続することもできる。このような構成において
は、この傾斜選択状態は、第１図のインピーダンス回路
について述べたものと同じようにプログラム可能読出し
専用メモリー22にも保持される。あるいはまた、傾斜選
択回路200の個々の外部制御は当技術の通常の知識の範
囲内に含まれる。

実施例3: 別の非線形の可変インピーダンス回路が第８図において
90で示されている。本発明のこの実施態様においては、
２進カウンタ18dを用いて並列の２進加重インピーダン
ス・ネットワーク12dを制御する。２進カウンタ18dに記
憶された値は、第１図に関して先に述べたものと同様に
線24d、26d上の信号に応答してプログラム可能読出し専
用メモリー22dに関して出し入れするよう転送すること
ができる。２進カウンタ18dに記憶されたカウントは、
第１図に関して述べたと同様に、線19d、20d上の適当な
信号により変更することができる。

本文の論議の目的のため、２進カウンタ18dがＮビット
を有し、これらのビットは第８図において「０」乃至
「Ｎ−１」のラベルで示された出力線上で得られるもの
とし、問題のラベルは問題のビットの重みの順序で割り
付けられている。インピーダンス・ネットワーク12dは
Ｎ個のインピーダンス回路からなり、その内インピーダ
ンス回路92が典型である。各インピーダンス回路92は、
２進カウンタ18dからの対応する出力線93によって制御
される。

各インピーダンス回路92は、等しいインピーダンスを持
つ２つのインピーダンス要素94、98と、２つのFETスイ
ッチ96、100とからなっている。FETスイッチ96は、２進
カウンタ18dの対応する出力線がアクティブな状態にあ
る時、端子14d、16d間にインピーダンス要素94を接続す
る。FETスイッチ100は、問題の出力線が非アクティブ状
態にある時端子28d、16d間にインピーダンス要素98を接
続する。一般に、２進カウンタ18dのＫ番目の出力線と
接続されるインピーダンス要素94のインピーダンスは2^K
Zであり、但し、Ｚは２進カウンタ18dの０番目の出力線
と接続されたインピーダンス要素94のインピーダンスで
ある。望ましい実施態様においては、インピーダンス要
素94、98の各々は温度補償抵抗である。

可変インピーダンス回路90は、第２図に示されるインピ
ーダンス・ネットワークに基づく可変インピーダンス回
路におけるよりも遥かに小さな抵抗およびFETスイッチ
による微小な分解能を提供する。９ビットの２進カウン
タ18d、122個の抵抗および20個のFETスイッチにより、5
12なるインピーダンス値を回路90に提供する。もし第２
図に示されるインピーダンス・ネットワークが用いられ
るならば、512の抵抗および512のFETスイッチが、同じ
分解能を有する可変抵抗を構成するために必要とされ
る。

可変インピーダンス回路90は、２進カウンタ18dに記憶
された値の関数として見做される時、非常に非線形的な
インピーダンスを有する。第９図は、可変インピーダン
ス回路90における抵抗対カウンタ値の関係を示すグラフ
である。第９図で判るように、可変インピーダンス要素
90は、小さなインピーダンス値の非常に微細な分解能を
有する。９ビットの２進カウンタおよびＺ＝50オームの
場合は、この回路は、50オームの公称インピーダンス設
定において0.2オームの分解能を提供する。この種の可
変インピーダンス要素は、小さな固定インピーダンスと
通常直列に置かれる微小「トリム」ポテンショメータと
して使用することができる。

実施例4: 別の線形可変インピーダンス回路が第10図において240
で示されている。本発明のこの実施態様においては、２
進カウンタ18eを用いて、242で示される従来の1R−2R型
のインピーダンス梯子型回路を制御する。ワイパー16e
により見られるインピーダンスは、望ましくは２進カウ
ンタ18eにより駆動される複数のFETスイッチ256、258か
らなる切り換えネットワーク244の関数である。明らか
なように、所与の出力線Dx毎に1R−2Rネットワーク242
の適正な動作のために、出力線Dxに結合されたFETスイ
ッチ256がオンの状態にあるならば、これと対応するFET
スイッチ258はオフとなり、またその逆となる。

作動においては、明らかなように、ワイパー16eは常に
カウンタ18eのその時の状態の関数として一定の1R相当
抵抗を呈する。例えば、中間スケールにおいては、この
ことは、端子14eに対しては2R、端子28eに対しては2Rと
なって、端子16eにおける1Rのスベニン（thevenin）相
当抵抗を生じることを意味する。極論すれば、2R並列2R
回路は、1R相当抵抗に等しい。1R−2R梯子型回路の短所
は、第２図の12aで示されるインピーダンス・ネットワ
ークとは対照的に、端子14eと28e間の抵抗が一定ではな
いことである。回路240においては、端子14eおよび28e
間の抵抗は、カウンタ18eの状態に応じて4Rから無限大
まで変化することになる。このことは、抵抗のこのよう
な変化がインピーダンス回路240の作動を生じないよう
に、1R−2Rのポテンショメータが低出力のインピーダン
ス電圧ソースから駆動されねばならないことを意味す
る。その結果、回路240は、両端の一定の抵抗がブリッ
ジ回路あるいは差動回路におけるように、信号負荷を
「均衡」させるため必要である用途の場合程には有効で
ない。

可変インピーダンス回路240は、最も少ない数の抵抗お
よびスイッチにより最善の分解能を提供する。例えば、
第10図に示される形態は、16個のスイッチおよび16個の
インピーダンス要素を用いて256分の１の分解能を達成
する。この形態においては、端子12eにおける電圧は端
子16eにおける電圧と等しいかあるいはこれより小さく
なり、これは端子14eにおける電圧を255を256で除した
もので乗じたものと等しいかあるいはこれより小さくな
る。２つのFETスイッチ260、262を最下位の2R抵抗250に
付設することができ、また２進カウンタ18eの出力OVERF
LOWおよび▲▼により制御することが
でき、端子14eにおける電圧と等しいかあるいはこれよ
り端子16eにおける電圧と等しいかあるいはこれより小
さな端子12eにおける電圧を得る。

以上の如く、改善された可変インピーダンス要素につい
て記述した。本文に述べたものに加えて種々の変更が当
業者には容易に明らかになるであろう。例えば、本発明
の実施に際して他のインピーダンス ネットワークの使
用が可能である。従って、本発明の範囲は、以降の請求
の範囲によってのみ限定されるものである。

フロントページの続き (72)発明者 オーウェン，ウィリアム・エイチ，ザ・サ ード アメリカ合衆国カリフォルニア州94040, マウンテン・ビュー，メルバ・ストリート 1504 (56)参考文献 実開 昭54−122341（ＪＰ，Ｕ) 実開 昭49−130747（ＪＰ，Ｕ) 特表 昭55−501203（ＪＰ，Ａ) 米国特許4468607（ＵＳ，Ａ)

Claims (17)

【特許請求の範囲】
1. 【請求項１】第１及び第２の端子間に特定のインピーダ
   ンスを生じる可変インピーダンス回路において、 前記第１および第２の端子間の電気的インピーダンスを
   制御するインピーダンス制御手段であって、前記第１お
   よび第２の端子間のインピーダンスを規定する電気的信
   号を受け取る入力手段と、該規定されたインピーダンス
   を表す値を記憶する第１の記憶手段とを含むインピーダ
   ンス制御手段と、 前記第１の記憶手段に記憶された値に応答して、前記第
   １および第２の端子間のインピーダンスを設定する可変
   インピーダンス・ネットワーク手段と、 第１の電気的記憶信号に応答して前記第１の記憶手段に
   記憶された値を記憶し、該記憶された値を電力が存在し
   ない時はそのまま保存する第２の記憶手段と、 第２の電気的記憶信号に応答して、前記第２の記憶手段
   に記憶された値を前記第１の記憶手段に記憶させる手段
   とを備え、 前記第１の記憶手段が、０乃至Nc−１間の値を記憶する
   粗調整レジスタ手段と、０乃至Nf−１間の値を記憶する
   微調整レジスタ手段とを含み、 前記可変インピーダンス・ネットワーク手段が、 第３の端子と、 直列に接続されたNc＋１個の２端子インピーダンス要素
   を含む粗調整インピーダンス手段であって、隣接する該
   インピーダンス要素は内部ノードで接続され、第１の前
   記インピーダンス要素の内部ノードと接続されない端子
   は第１の外部ノードにおいて前記第３の端子と接続さ
   れ、最後の前記インピーダンス要素の内部ノードと接続
   されない端子は第２の外部ノードにおいて前記第１の端
   子と接続され、前記内部および外部のノードは、前記第
   ３の端子と接続された外部ノードで始まる０乃至Nc＋２
   の順序で番号が付される粗調整インピーダンス手段と、 直列に接続されたNf個の２端子インピーダンス要素を含
   む微調整インピーダンス手段であって、隣接する該イン
   ピーダンス要素は内部ノードで接続され、前記第１のイ
   ンピーダンス要素の内部ノードと接続されない端子は第
   １の内部接続ノードにおいて第１のワイパー端子と接続
   され、前記最後のインピーダンス要素の内部ノードとは
   接続されない端子は第２の内部接続ノードにおいて第２
   のワイパー端子と接続され、前記内部と外部のノード
   は、前記第２の内部接続ノードと接続された外部ノード
   で始まる０乃至Nc＋１の順序で番号が付される微調整イ
   ンピーダンス手段と、 前記粗調整レジスタ手段と接続されて、該粗調整レジス
   タ手段に記憶された値に応答して、前記粗調整インピー
   ダンス手段の前記ノードの２つを前記微調整インピーダ
   ンス手段の前記第１および第２の内部接続ノードに接続
   し、かつ前記粗調整レジスタ手段に記憶された値がＫで
   ある時、前記第１の内部接続ノードは前記粗調整インピ
   ーダンス手段の（Ｋ＋２）番目のノードと接続され、前
   記第２の内部接続ノードは前記粗調整インピーダンス手
   段のＫ番目のノードと接続される粗調整ワイパー手段
   と、 前記微調整レジスタ手段と接続されて、該微調整レジス
   タ手段に記憶された値に応答して、前記微調整インピー
   ダンス手段のノードを前記第２の端子に接続し、かつＬ
   番目の前記ノードは、前記微調整レジスタ手段に記憶さ
   れた値がＬである時然るべく接続される微調整ワイパー
   手段とを備える ことを特徴とする可変インピーダンス回路。
2. 【請求項２】前記微調整レジスタ手段は、予め定めた電
   気的信号に応答して増分あるいは減分される加減算カウ
   ンタを含み、該加減算カウンタは、最大カウントNf−１
   および最小カウント０を有し、該カウンタは、カウンタ
   が増分されかつ前記最大カウントを含む時はオーバーフ
   ロー信号を生じ、また該カウンタは、カウンタが減分さ
   れかつ前記最小カウントを含む時はアンダーフロー信号
   を生じ、 前記粗調整レジスタ手段は、前記微調整レジスタ手段と
   接続された加減算カウンタを含み、該加減算カウンタ
   は、前記オーバーフロー信号に応答して増分されかつ前
   記アンダーフロー信号に応答して減分され、該加減算カ
   ウンタは、最大カウントNc−１および最小カウント０を
   有することを特徴とする請求項１記載の可変インピーダ
   ンス回路。
3. 【請求項３】前記微調整ワイパー手段が、 前記微調整レジスタ手段と接続され、かつNfの出力線を
   有し、該出力線の１つのみが如何なる所与の時も１つの
   信号を有し、該出力線は０乃至Nf−１の番号が付される
   １／Nfデコード回路と、 前記微調整インピーダンス手段におけるノードを前記第
   ２の端子に接続するNf個のスイッチ手段であって、１つ
   の前記スイッチ手段は、Nfより小さいかあるいはこれと
   等しい数を有する前記微調整インピーダンス手段におけ
   る各ノードと対応し、該各スイッチ手段は、該スイッチ
   手段が対応するノードと同じ番号を持つ前記１／Nfデコ
   ード回路の出力線と接続され、該各スイッチ手段は、も
   し信号が接続された前記出力線上に存在するならば、前
   記スイッチ手段が対応するノードを前記第２の端子に接
   続するNf個のスイッチ手段とを備えることを特徴とする
   請求項２記載の可変インピーダンス回路。
4. 【請求項４】前記粗調整ワイパー手段が、 前記粗調整レジスタ手段と接続され、かつNcの出力線を
   含み、前記出力線の１つのみが如何なる所与の時も信号
   を有し、該出力線は０乃至Nc−１の番号が付される１／
   Ncデコード回路と、 前記粗調整インピーダンス手段におけるノードを前記第
   １の内部接続ノードに接続する複数の第１のスイッチ手
   段であって、該スイッチ手段の１つは、１より大きくNc
   ＋２より小さいかあるいはこれに等しい数を有する前記
   微調整インピーダンス手段における各ノードと対応し、
   １つの前記スイッチ手段は、Ｋ−２に等しい数を持つ前
   記１／Nfデコード回路の出力線と接続され、但しＫは前
   記スイッチ手段が対応するノードの数であり、前記各ス
   イッチ手段は、もし信号が接続された前記出力線上に存
   在するならば、前記スイッチ手段が対応するノードを前
   記第１の内部接続ノードに接続する複数の第１のスイッ
   チ手段と、 前記粗調整インピーダンス手段におけるノードを前記第
   ２の内部接続ノードに接続する複数の第２のスイッチ手
   段であって、前記各スイッチ手段は、Nc−１より小さい
   番号を有する前記微調整インピーダンス手段における各
   ノードに対応し、前記各スイッチ手段は、該スイッチ手
   段が対応するノードの数と同じ数を持つ前記１／Nfデコ
   ード回路の出力線と接続され、前記各スイッチ手段は、
   もし信号が接続された前記出力線上に存在するならば、
   前記スイッチ手段が対応するノードを前記第２の内部接
   続ノードに接続する複数の第２のスイッチ手段とを備え
   ることを特徴とする請求項２記載の可変インピーダンス
   回路。
5. 【請求項５】前記粗調整インピーダンス手段における各
   ２端子インピーダンス要素のインピーダンスがＺに等し
   く、かつ該微調整インピーダンス手段における各２端子
   インピーダンス要素のインピーダンスが2Z／Nfに等しい
   ことを特徴とする請求項２記載の可変インピーダンス回
   路。
6. 【請求項６】前記２端子インピーダンス要素が抵抗であ
   ることを特徴とする請求項５記載の可変インピーダンス
   回路。
7. 【請求項７】第１及び第２の端子間に特定のインピーダ
   ンスを生じる可変インピーダンス回路において、 前記第１および第２の端子間の電気的インピーダンスを
   制御するインピーダンス制御手段であって、前記第１お
   よび第２の端子間のインピーダンスを規定する電気的信
   号を受け取る入力手段と、該規定されたインピーダンス
   を表す値を記憶する第１の記憶手段とを含むインピーダ
   ンス制御手段と、 前記第１の記憶手段に記憶された値に応答して、前記第
   １および第２の端子間のインピーダンスを設定する可変
   インピーダンス・ネットワーク手段と、 第１の電気的記憶信号に応答して前記第１の記憶手段に
   記憶された値を記憶し、該記憶された値を電力が存在し
   ない時はそのまま保持する第２の記憶手段と、 第２の電気的記憶信号に応答して、前記第２の記憶手段
   に記憶された値を前記第１の記憶手段に記憶させる手段
   とを備え、 前記第１の記憶手段が、Ｎ本の出力線を有するレジスタ
   手段を含み、前記各出力線が２つの状態、即ち真と偽の
   状態を有し、 前記可変インピーダンス・ネットワークが、 第３の端子と、 各々が前記出力線の１つと接続されたＮ個のインピーダ
   ンス回路とを含み、該各インピーダンス回路は、第１お
   よび第２の２端子インピーダンス要素と第１および第２
   のスイッチ手段とを有し、該第１のスイッチ手段は、前
   記インピーダンス回路と接続された出力線の状態が真で
   ある場合のみ前記第１および第２の端子間に前記第１の
   インピーダンス要素を接続し、また前記第２のスイッチ
   手段は、前記インピーダンス回路と接続された出力線の
   状態が偽である場合のみ前記第２および第３の端子間に
   前記第２のインピーダンス要素を接続する ことを特徴とする可変インピーダンス回路。
8. 【請求項８】前記第１および第２の２端子インピーダン
   ス要素が同じインピーダンスを有し、該インピーダンス
   は、前記第１および第２の２端子インピーダンス要素を
   含むインピーダンス回路と接続された出力線の関数であ
   ることを特徴とする請求項７記載の可変インピーダンス
   回路。
9. 【請求項９】前記出力線は０乃至Ｎ−１なる番号を付さ
   れ、かつ前記第１および第２の２端子インピーダンス要
   素のインピーダンスが2kに比例し、但しｋは前記第１お
   よび第２の２端子インピーダンス要素を含むインピーダ
   ンス回路が接続される線の番号であることを特徴とする
   請求項８記載の可変インピーダンス回路。
10. 【請求項１０】前記入力手段が、 増分信号の受け取りに応答して、予め定めた量だけ前記
    第１の記憶手段に記憶された値を変更する手段を含む増
    分信号を受け取る手段と、 前記増分信号に応答して前記予め定めた量だけ前記第１
    の記憶手段に記憶された値が増分されるべきことを表示
    する第１の値と、前記増分信号に応答して前記予め定め
    た量だけ記憶された数が減分されるべきことを表示する
    第２の値とを有する方向制御信号を受け取る手段とを含
    むことを特徴とする請求項１又は７記載の可変インピー
    ダンス回路。
11. 【請求項１１】前記入力手段がチップ選択信号を受け取
    る手段を更に含み、前記第１の電気的記憶信号が、前記
    チップ選択信号の電圧における第１の予め定めた変化を
    含むことを特徴とする請求項10記載の可変インピーダン
    ス回路。
12. 【請求項１２】増分信号を受け取る前記手段が、前記チ
    ップ選択信号が存在しない時は作動しないことを特徴と
    する請求項11記載の可変インピーダンス回路。
13. 【請求項１３】前記入力手段は更に、電力が前記可変イ
    ンピーダンス回路に加えられる時を検出する手段と、該
    検出手段に応答して前記第２の電気的信号を生成する手
    段とを含むことを特徴とする請求項10記載の可変インピ
    ーダンス回路。
14. 【請求項１４】前記第１の記憶手段が、Ｎ個の状態の内
    の１つを規定するカウント手段を含み、前記入力手段
    は、 前記カウント手段のその時の状態が１つのカウントだけ
    増分されるべきことを表示する第１の値と、前記カウン
    ト手段のその時の状態が１つのカウントだけ減分される
    べきことを表示する第２の値とを有する方向制御信号を
    受け取る手段と、 増分信号を受け取り、前記カウント手段のその時の状態
    をして、前記方向制御信号のその時の状態の関数として
    前記１つのカウントを増分あるいは減分させる手段とを
    含むことを特徴とする請求項１又は７記載の可変インピ
    ーダンス回路。
15. 【請求項１５】前記可変インピーダンス回路が単一の集
    積回路チップ上に含まれることを特徴とする請求項１又
    は７記載の可変インピーダンス回路。
16. 【請求項１６】第１および第２の端子間に特定のインピ
    ーダンスを与える可変インピーダンス回路において、 前記第１および第２の端子間の電気的インピーダンスを
    制御し、かつ第１および第２の端子間のインピーダンス
    を規定する電気的信号を受け取る入力手段と、前記規定
    されたインピーダンスを表す値を記憶する第１の記憶手
    段とを含むインピーダンス制御手段と、 前記第１の記憶手段に記憶された値に応答して、前記第
    １および第２の端子間のインピーダンスを設定する可変
    インピーダンス・ネットワーク手段とを備え、 当該可変インピーダンス・ネットワーク手段は、 第１および第２の端子およびワイパー端子を有しかつ該
    第１および第２の端子間に固定されたインピーダンスを
    生じるように複数のノードにおいて相互に連結された複
    数のインピーダンス要素を含み、かつ該インピーダンス
    要素の少なくとも１つの端子は前記第１の端子と接続さ
    れ、該インピーダンス要素の別のものの１つの端子は前
    記第２の端子と接続され、前記ワイパー端子は、前記イ
    ンピーダンス制御手段の関数として前記ノードの１つと
    選択的に接続される第１の可変インピーダンス・ネット
    ワークと、 第３と第４の端子を有し、該第３の端子は前記第１およ
    び第２の端子の一つと接続され、前記第４の端子は前記
    ワイパー端子と接続され、かつ複数の直列に接続された
    インピーダンス要素と、各対のインピーダンス要素間に
    １つのノードとを有し、前記第３の端子は前記のノード
    と接続されない前記第１のインピーダンス要素と接続さ
    れる第２の可変インピーダンス・ネットワーク手段であ
    って、前記ノードの選択された１つ、あるいは該ノード
    と接続されない前記直列の最後のインピーダンス要素の
    端子を前記ワイパー端子に接続し、前記インピーダンス
    制御手段により制御される接続手段を有する第２の可変
    インピーダンス・ネットワーク手段とを含み、 前記可変インピーダンス回路は、 第１の電気的記憶信号に応答して前記第１の記憶手段に
    記憶された値を記憶し、かつ該記憶された値を電力が存
    在しない時はそのまま保持する第２の記憶手段と、 第２の電気的記憶信号に応答して、前記第２の記憶手段
    に記憶された値を前記第１の記憶手段に記憶させる手段
    とを備える ことを特徴とする可変インピーダンス回路。
17. 【請求項１７】第１および第２の端子間に特定のインピ
    ーダンスを与える可変インピーダンス回路において、 前記第１および第２の端子間の電気的インピーダンスを
    制御するインピーダンス制御手段であって、前記第１お
    よび第２の端子間のインピーダンスを規定する電気的信
    号を受け取る入力手段と、前記規定されたインピーダン
    スを表す値を記憶する第１の記憶手段とを含むインピー
    ダンス制御手段と、 前記第１の記憶手段に記憶された値に応答して、前記第
    １および第２の端子間のインピーダンスを設定し、かつ
    各々が2Rの入力抵抗と1Rの出力抵抗とを有するＮ段の1R
    −2R型の梯子型抵抗回路を含む梯子型ネットワークを含
    む可変インピーダンス・ネットワーク手段とを設け、 前記インピーダンス制御手段は、前記第１の端子を前記
    入力抵抗の選択された最初の１つに選択的に接続し、か
    つ前記第２の端子を前記入力抵抗の選択された第２のも
    のに接続する手段を含み、 前記可変インピーダンス回路は、 前記出力抵抗の１つに接続された第３の端子と、 第１の電気的記憶信号に応答して、前記第１の記憶手段
    に記憶された値を記憶し、かつ該記憶された値を電力が
    存在しない時はそのまま保持する第２の記憶手段と、 第２の電気的な記憶信号に応答して、前記第２の記憶手
    段に記憶された値を前記第１の記憶手段に記憶させる手
    段とを備える ことを特徴とする可変インピーダンス回路。