DE3200895C2 - Verfahren und Vorrichtung zum Umwandeln eines ersten Binärwortes in ein zweites Binärwort - Google Patents
Verfahren und Vorrichtung zum Umwandeln eines ersten Binärwortes in ein zweites BinärwortInfo
- Publication number
- DE3200895C2 DE3200895C2 DE3200895A DE3200895A DE3200895C2 DE 3200895 C2 DE3200895 C2 DE 3200895C2 DE 3200895 A DE3200895 A DE 3200895A DE 3200895 A DE3200895 A DE 3200895A DE 3200895 C2 DE3200895 C2 DE 3200895C2
- Authority
- DE
- Germany
- Prior art keywords
- shift register
- inputs
- binary word
- signal
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 230000008447 perception Effects 0.000 claims 1
- 230000003321 amplification Effects 0.000 abstract description 8
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 8
- 238000012986 modification Methods 0.000 abstract description 7
- 230000004048 modification Effects 0.000 abstract description 7
- 230000003313 weakening effect Effects 0.000 abstract description 3
- 230000001186 cumulative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/0054—Attenuators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/002—Control of digital or coded signals
Landscapes
- Complex Calculations (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Control Of Amplification And Gain Control (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Attenuators (AREA)
- Error Detection And Correction (AREA)
- Amplifiers (AREA)
Abstract
Bei dem hier beschriebenen Verfahren zum Schwächen bzw. Verstärken digitaler Signalwerte wird die gewünschte Modifikation in zwei Schritten verwirklicht. Die grobe Schwächung bzw. Verstärkung in Schritten von 6 dB erfolgt dadurch, daß das zu modifizierende digitale Wort in einem Schieberegister (R) verschoben wird, wonach eine feine Verstärkung dadurch verwirklicht wird, daß zu dem auf diese Weise verschobenen Wort eine Anzahl Male das nochmals durch Verschiebung geschwächte Wort addiert wird. Weiter wird eine Vorrichtung zum Durchführen dieses Verfahrens beschrieben, in der der signalverarbeitende Teil nur ein Schieberegister (R) und eine Addierschaltung (AD) enthält, wobei die nochmalige Verschiebung über die Verdrahtung zwischen dem genannten Schieberegister (R) und der Addierschaltung (AD) erreicht wird, so daß keine weiteren signalverarbeitenden Register zum Durchführen der genannten kumulativen Addition erforderlich sind.
Description
Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff des Patentanspruches 1 sowie auf eine
Vorrichtung zum Durchführen dieses Verfahrens.
Ein derartiges Verfahren ist aus dem Aufsatz »A digital attenuator with 1 dB steps« aus »Hewlett Packard
Journal« vom Januar 1980. Seite 10, bekannt. In diesem Aufsatz wird ein Verfahren zur Schwächung impulsmodulierter
Signale beschrieben, das s.'jS mit einem digitalen
Abschwächer durchführen läßt, der aus zwei Registern und einer Addiervorrichtung aufgebaut ist und
von einer für diesen Zweck geeigneten logischen Schaltung gesteuert wird. Das bekannte Verfahren eignet
sich zur Schwächung und ggf. zur Verstärkung in Schritten von 1 dB eines gemäß einem Impulscode modulierten
Signals und läßt sich besonders gut in digitalisierten Meßgeräten anwenden. Mit den bekannten Verfahren
wird eine genaue Abschwächung bzw. Verstärkung erhalten,
aber es ist derart verwickelt, daß es sk h weniger gut zur Anwendung in einfachen Signalven rbeitungsanlagen,
wie Abspielgeräten und in Empfänj ern eignet, Lei denen die erforderliche Genauigkeit geringer ist und
bei denen es wichtig ist, mit einfacheren Mitteln den beabsichtigten Zweck zu erreichen.
Die Erfindung hat die Aufgabe, ein Verfahren und eine Vorrichtung zur digitalen Abschwächung zu schaffen,
das sich einfach und mit geringem Aufwand durchführen läßt.
Diese Aufgabe wird erfindungsgemäß hinsichtlich des Verfahrens durch die im Kennzeichen des Patentanspruches
1, hinsichtlich der Vorrichtung durch die im Kennzeichen des Patentanspruches 3 angegebenen
Merkmale gelöst.
Vorteilhafte Ausgestaltungen des Verfahrens bzw.
der Vorrichtung ergeben sich aus den Unteransprüchen.
Einige Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden
näher beschrieben. Es zeigt
32 OO 895
F i g. 1 das Blockschaltbild eines bekannten digitalen Abschwächers,
F i g. 2 das Blockschaltbild einer bevorzugten Ausführungsform der Vorrichtung zum Durchführen des Verfahrens
nach der Erfindung mit serieller Eingabe,
F i g. 3 das Blockschaltbild einer bevorzugten Ausführungsform der Vorrichtung zum Durchführen des Verfahrens
nach der Erfindung mit paralleler Eingabe,
F i g. 4 ein Beispiel eines Blockschaltbildes der Steuermittel für die Vorrichtung nach F i g. 3 und
F i g. 5 ein Beispiel eines Zeitdiagramms der unterschiedlichen, in der Schaltung auftretenden Signale.
F i g. 1 zeigt das Blockschaltbild eines aus dem eingangs genannten Aufsatz bekannten digitalen Abschwächers
mit einem Schieberegister Äi, einem Register /?2, einer Addiervorrichtung A und einer Steuerschaltung
C, die von dem Prozessor Pgesteuert wird.
Den parallelen Eingängen des Schieberegisters R\ (die hier zusammen mit IRi bezeichnet werden) wird das
zu modifizierende binäre Wort zugeführt. Die parallelen Ausgänge des Schieberegisters Ri (die hier zusammen
mit ORi bezeichnet werden) sind entsprechend ihrem binären Gewicht mit den Eingängen IAx der Addiervorrichtung
A verbunden. Die Ausgänge OR2 des Registers
R2 sind entsprechend ihrem binären Gewicht mit den Ausgängen OA der Addiervorrichtung A verbunden.
Der Prozessor P gibt über die Steuerschaltung C und
über die Verbindungen B\, Bi und B3 den Registern Ri
und /?2 und der Addiervorrichtung A die erforderlichen
Befehle. Diese Befehle bestehen aus Lade- und Schiebebefehlen für das Schieberegister Ri, Ladebefehle für das
Register R2 und Addier- und Subtrahierbefehle für die
Addisrvorrichtung A.
Dadurch, daß das Schieberegister Ri mit dem zu modifizierenden
Wort geladen und dann eine Anzahl Male ein Zyklus durchgeführt wird, der aus einem Schiebebefehl
für das Schieberegister Ru einem Addier- (oder
Subtrahier-)befehl für die Addiervorrichtung A und einem Ladebefehl für das Register /?2 oder aus nur einem
Schiebebefehl für das Schieberegister Ri besteht, wird
der gewünschte Abschwächungs- bzw. Verstärkungsfaktor erzielt. Im folgenden wird das der Wirkung zugrunde
liegende Prinzip näher erläutert. Eine Verschiebung eines digitalen Wortes in einem Schieberegister
um eine Bifstelle in Richtung des an? wenigstens signifikanten
Bits entspricht einer Abschwächung von 6 dB. Eine Verschiebung über eine Bitstelle in der anderen
Richtung ergibt naturgemäß eine Verstärkung von 6 dB. Eine Abschwächung ur>
eine beliebige Anzahl dB's kann dadurch erreicht werden, daß eine Reihe von Wörtern
summiert werden, die von dem ursprünglichen ersten binären Wort abgeleitet und jeweils über verschiedene
Anzahlen von Bits verschoben sind und auf diese Weise eine Reihe abgeschwächter analoger Signalwerte
darstellen, die je eine ganze Anzahl Male 6 dB in bezug auf das ursprüngliche analoge Signal abgeschwächt
sind, also z. B. gemäß:
AV1-AV3I^
y +C2
+ C8
wobei A Vj der durch das modifizierte Wort dargestellte
analoge Wert ist, AV3 der zu dem verschobenen ursprünglichen
Wort .gehörige analoge Wert ist und Ci bis
Ca Koeffizienten sind, die 0 oder 1 sind und bei der
Schaltung nach Fig. 1 r\nrch einen Steueralgorithmus
des Prozessors P bestimmt v/erden. Dieser bestimmt
über die Steuerverbindunjj B3 auch, ob an der Stelle des
Zeichens ± ein + oder ein — angebracht wird, also ob verstärkt oder abgeschwächt werden muß. Es ist einleuchtend,
daß beim angegebenen Beispiel durdi passende Wahl der Koeffizienten Ci... Cg jeder gewünschte
Abschwächungs- bzw. Verstärkungsfaktor innerhalb von 1/512 angenähert werden kann. Für genaue Meßgeräte
kann dies natürlich notwendig sein, aber für Fälle, in denen die erforderliche Genauigkeit geringer ist, z. B.
bei Audiogeräten, ist es vorteilhaft, wenn auf Kosten der Genauigkeit die Einfachheit der Vorrichtung vergrößert
wird.
Fig.2 zeigt das Blockschaltbild einer bevorzugten
Ausführungsform der Vorrichtung zum Durchführen des Verfahrens nach der Erfindung mit serieller Eingabe
und 16-Bit-Binärsignalwegen. Sie ist aus dem 16-Bit-Schieberegister
R, der Addiervorrichtung AD, der Pufferschaltung LA und der Steuerschaltung CC aufgebaut
Die parallelen Eingänge Rh ... RIk, des Schieberegisters R sind entsprechend ihrem binären Gewicht mit
den Ausgängen AOi ... ΑΟ\β dei Addiervorrichtung
AD verbunden. Die parallelen Ausgang: ROi ... ROie
des Schieberegisters R sind entsprechend ihrem binären Gewicht mit den ersten Eingängen A/101 ··■ A/r te der
Addiervorrichtung AD verbunden und je über die Pufferscha'lung
LA mit den Systemausgängen Qi ... <?ιβ
gekoppelt Die Eingänge A/201 ■ ■ - A/213 der Addiervorrichtung
AD sind mit den Ausgängen RO4 ... ROie des
Schieberegisters R verbunden und somit um drei Bitstellen in bezug auf die Eingänge A2101 ... Alue der
Addiervorrichtung AD verschoben. Die verbleibenden Eingänge A/214 ... A/216 sind an Masse (logische »0«)
gelegt, so daß der Wert des Wortes an den Eingängen A/201 · · - A/216 2-3mal größer als das an den Eingängen
A/101 ■■- Ali 16 ist. Dadurch, daß das Schieberegister R
mit der Summe des bereits in diesem Register vorhandenen Wortes und des verschobenen Wortes geladen
wird, wird ein neues Wort gespeichert das (1 +2~3) =
l,125mal größer als das erste im Schieberegister R vorhandene
Wort ist, was einer Verstärkung von etwa 1 dB entspricht
Der Vorgang bei einem Modifizierungszyklus kann nun wie folgt verlaufen:
Zunächst wird synchron mit der Bitfrequenz des Eingangssignals,
wobei diese Frequenz gleirh der drs nachstehend
zu erörternden Taktsignals CL sein kann, über den seriellen Systemeingang 5/ das erste binäre Wort
(Eingangssignal) in das Schieberegister R geschoben. Dies erfolgt mit Hilfe des Signais SH Wenn angenommen
v/ird, daß bei diesem Einschieben das signifikanteste Bit zuerst an der Reihe ist, kann bereits eine grobe
Abschwächung dadurch erhalten werden, daß mittels des Signals SH eine Anzahl von Schiebebefehlen angeboten
wird, die kleiner als die Anzahl Bits (16) ist, aus der das erste binäre Wort besteht. Eine Anzahl N Sch:ebebefehle
führt so eine Abschwächung von etwa (16-A/;x6dBherbei.
Dadurch, daß zusätzliche Schiebebefehle der normalen Reihe von 16 hinzugefügt werden, kann grundsätzlich
auch in Schritten von 6 dB verstärkt werden, vorausgesetzt, daß im Schieberegister R keine »Überfüllung«
auftritt. Die gewünschte Abschwäciiuftg wird dadurch
erhalten, daß zunächst auf die oben beschriebene Weise grob abgeschwächt und dann eine bestimmte Anzahl
Male q dem Schieberegister R mittels des Steuersi-
R5 gnals L ein Ladebefehl gegeben wird. Bei jedem Ladebefehl
wird zu dem Inhalt des Schieberegisters R der um drei Bitstellen in Richtung des am wenigstens signifikanten
Bits verschobene Inhalt desselben Schieberegisters
32 OO
R addiert, was auf eine Verstärkung von etwa 1 dij hinausläuft.
Nach q Ladebefehlen ist also um q dB verstärkt worden. Dadurch, daß beim Einschieben des ersten binären
Wortes in das Schieberegister R ρ Schiebebefehle auf die oben beschriebene Weise weggelassen werden
und nach dem Einschieben q Male ein Ladebefehl gegeben wird, kann eine Abschwächung erreicht werden,
die ausgedrückt werden kann als:
A = -p ■ 6 + q (dB).
Wie aus F i g. 2 ersichtlich ist, rühren die Steuersignale L und SH von der Steuerschaltung CC her, die dazu
eingerichtet ist, unter dem Einfluß eines Steuersignals WA (das z. B. von einem Betätigungssignal herrührt)
und des Taktsignals CL die Signale L und SH im richtigen Muster angeben. Das modifizierte Wort (das zweite
binare Wort) steht an den Ausgängen RO\ ... RGu des
Schieberegisters R zur Verfügung, die daher über die Pufferschaltung LA, die das zuletzt modifizierte zweite
binäre Wort speichert, bis das nächstfolgende bestimmt ist. mit den Systemausgängen Qi ... φ β gekoppelt sind,
denen das bearbeitete Signal zur weiteren Verarbeitung entnommen werden kann. Am Anfang jedes Modifizicrungszyklus
wird mit Hilfe des Signals SE, das dem Eingang RE des Schieberegisters R zugeführt wird, der
Inhalt dieses Schieberegisters gleich 0 gemacht, um zu verhindern, daß ein verbleibender Teil des alten Inhalts
zu der neuen Inf< rmation addiert wird. Nach der Beschreibung
der Fig.3 wird näher auf die Realisierung der Steuerschaltung CCeingegangen.
F i g. 3 zeigt das Blockschaltbild einer bevorzugten Ausführungsform der Vorrichtung zum Durchführen
des Verfahrens nach der Erfindung mit paralleler Eingabe. Dieses Schaltbild weist in bezug auf das Schaltbild
nach F i g. 2 nun die folgenden Unterschiede auf: Das
Schieberegister enthält keinen seriellen Eingang, oder dieser Eingang wird, wenn vorhanden, nicht verwendet.
Um die parallelen Eingänge RI\ ... RIm des Schieberegisters
abwechselnd mit den parallelen Systemeingängen St\... 5/t6 und mit den Eingängen AO\... AO^ der
Addierschaltung verbinden zu können, sind die elektronisch gesteuerten Schalter Si... Si 6 des Blocks S hinzugefügt.
Der Vorgang bei dem digitalen Abschwächer nach F i g. 3 ist wie folgt:
Mit Hilfe des Steuersignals SE, das von dem dem eben
beschriebenen digitalen Abschwächer vorangehenden Systemteil herrühren kann, und das dem Eingang B des
Blocks S zugeführt wird, werden die Schalter Si... Sie in
die Lage 1 versetzt, wodurch ein an den parallelen Systemeingängen
SI\ ... She zugeführtes erstes binäres
Wort mittels eines Ladebefehls L in das Schieberegister R eingegeben werden kann. Die Schalter werden danach
vom Signal SE alle in die Lage 2 versetzt, und mittels des Signals SH wird eine so große Anzahl von
SchiebebefelJen gegeben, wie für die grobe Abschwächung in Schritten von 6 dB erforderlich ist
Wie oben bereits angegeben wurde, sind ρ Schiebebefehle
erforderlich, wenn für die grobe Abschwächung 6 ρ dB erforderlich ist Dann wird, wie bei dem an Hand
der F i g. 2 beschriebenen Vorgang, q mal ein Ladebefehl gegeben, wodurch wieder gilt, daß die endgültige
Schwächung
A 6p + <7(dB)
beträgt. Die Pufferschaltung LA wirkt auf die bereits an
Hand der F i g. 2 beschriebene Weise.
Die Steuerschaltung CC ist in beiden Fällen dazu eingerichtet,
unter dem Einfluß eines digitalen Steuersignals WA und des Taktsignals CL die Signale SH und L
in dem richtigen Zeitmuster abzugeben. Dies kann z. B. dadurch erreicht werden, daß die Steuerschaltung CC
auf die in F i g. 4 dargestellte Weise ausgeführt wird. Die Beschreibung der Steuerschaltung nach dieser Figur befaßt
sich in erster Linie mit der Anwendung in der Schaltung nach Fig.3. An den Eingängen I\, I2 und /3 des
Zählregisters Ri werden die drei signifikantesten Bits
des digitalen Steuersignals WA angebogen. Diese drei Bits bestimmen den Wert von p, der in diesem Falle
zwischen 0 und 7 liegen kann. Die anderen Bits des digitalen Steuersignals werden dem 4-Bit-Zählregister
Ra zugeführt, in dem auf gleiche Weise der Wert von q
gespeichert wird. Die Speicherung des Wertes ρ bzw. q erfolgt unter dem Einfluß des Signals SE, das, wie erwähnt,
von dem dem eben beschriebenen Abschwächer
vorangehenden Systemteil herrühren kann und das den Ladebefehlseingängen L3 und U der Zählregisier R}
bzw. /?4 zugeführt wird. Nachdem die Zählregister Rj
und Ra geladen sind, fängt zuerst das Register R1 an
abzuzählen. Dies erfolgt unter dem Einfluß des Taktsignals CL, das gegebenenfalls auch in anderen Teilen des
Systems, in das der digitale Schwächer aufgenommen ist, verwendet werden kann. Dieses Taktsignal wird
über c"i3 UND-Gatter G\ dem Takteingang DCi des
Zählregisters Rj zugeführt. Das Taktsignal, das am Ausgang des UND-Gatters G\ erscheint, dient zugleich als
das Signal SH, das dem Schieberegister R nach F i g. 3 zugeführt wird. Sobald das Zählregister ρ Taktimpulse
empfangen hat, hat es die Lage 0 erreicht, was mit Hilfe des ODER-Gatters Gj detektiert wird, dessen Eingänge
mit je einem Ausgang des Zählregisters R3 verbunden
sind.
Der Ausgang des ODER-Gatters Gi. der zunächst
»1« war, wird dann »0«, und dadurch wird das UND-Gatter G\ gesperrt und das UND-Gatter G2 geöffnet.
Das Taktsignal CL kann nun den Eingang DCa des Zählregisters Ra, erreichen, wodurch letzteres abwärts zu
zählen beginnt Das Taktsignal, das am Ausgang des UND-Gatters G2 erscheint, wird mittels des ODER-Gatters
Gs mit dem (nötigenfalls verzögerten) Signal SE
kombiniert, und durch diese Kombination wird das Steuersignal L erhalten. Dies geschieht, um am Anfang
des Modifizierungszyklus das Schieberegister R mit dem ersten binären Wort zu laden. Wenn nach dem
Anfang des Abzählens durch das Zählregisters Ra a
Taktimpulse gezählt worden sind, hat dieses Register die Lage »0« erreicht und stoppt das Abzählen unter
dem Einfluß der Rückkopplung über das ODER-Gatter G4.
Fig.5 zeigt ein Beispiel eines Zeitdiagramms, nach
dem die Signale CL, SE, SH und L in der hier beschriebenen
Steuerschaltung CC bei einem bestimmten Steuersignal WA während eines Modifizierungszyklus verlaufen.
Das Taktsignal CL, das auch anderswo in dem System verwendet wird, ist stets vorhanden.
Das Signal SE wird synchron mit dem Taktsignal in einem dem digitalen Abschwächer vorangehenden Teil
des Systems erzeugt und dient dazu, den Modifizierungszyklus anfangen zu lassen.
In F i g. 5 ist der verzögerte Impuls des Signals SE zu dem Signa! L kombiniert, um das Schieberegister R,
nachdem die Schalter Si... Sie nach F ig. 3 in die richtige
Lage »1« versetzt sind, mit dem ersten binären Wort zu laden. Dann folgt der eigentliche Modifizierungszyklus,
wobei das Signal WA die Anzahlen ρ (Schiebebe-
32 OO 8.95 I
fehle) und q(Ladebefehle/bestimmt. In diesem Falle ist
ρ = 2, wodurch die zwei Impulse des Signals .SV/ erzeugt
werden, und <7=*4, wodurch die vier letzten Impulse des
Signals L hervorgerufen werden. Die Abschwächung ist in diesem Falle also
A = -2 · 6 + 4 = -8 dB.
Die Steuerschaltung nach Fig.4 ist nach einer kleinen
Abänderung auch für die Schaltung nach Fig.2
anwendbar.
Das ODER-Gatter Cs wird dazu in die Signalleitung
des Signals SH statt in die Signalleitung des Signals L, wie in Fig.4, aufgenommen. Dadurch wird das (nötigenfalls
verzögerte) Signal SE dem Signal SH hinzugefügt. Die letztere Situation ist nicht in den F i g. 4 und 5
dargestellt. Es gibt jedoch noch einen Unterschied, der darin besteht, daß bei Anwendung der Schaltung nach
F i g. 4 in der Schaltung nach F i g. 3 der Wert von ρ in dem Zählregister /?3 gespeichert werden mußte, während
dieser gespeicherte Wert bei der zur Steuerung des Abschwächers nach Fig.2 verwendeten Steuerschaltung
(16—p) sein soll, weil im letzteren Falle die weggelassenen Schiebebefehle die grobe Abschwächung
(in Schritten von 6 dB) bestimmen.
Hierzu 3 Blatt Zeichnungen
30
35
40
50
55
60
65
Claims (8)
1. Verfahren zum Umwandeln eines ersten Binärwortes, das den Wert eines ersten analogen Signals
darstellt, in ein zweites Binärwort, das den Wert eines zweiten analogen Signals darstellt und ein vorbestimmtes
Verhältnis zu dem Wert des ersten analogen Signals aufweist, wobei ein drittes Binärwort
durch Verschieben des ersten Binärwortes um eine erste, vom Verhältnis abhängige Anzahl von Stellen
gebildet wird und zu dem dritten Binärwort das stellenverschobene dritte Binärwort addiert wird, dadurch gekennzeichnet, daß zu dem dritten
Binärwort das um eine feste, vom Verhältnis unabhängige Anzahl von Stellen in Richtung der Stelle
niedrigster Wertigkeit verschobene dritte Binärwort addiert wird und das dritte Binärwort durch die so
gebildete Summe ersetzt wird, und daß diese Addition und Ersitzung eine von dem Verhältnis abhängige
zweite Anzahl Maie durchgeführt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die feste Anzahl von Stellen gleich 3 ist
3. Vorrichtung zum Durchführen des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß ein
Schieberegister (R) mit einer Anzahl paralleler Eingänge (Rh ... RI16) und einer Anzahl paralleler Ausgänge
(ROx ... ROx6) und eine Addiervorrichtung
(AD) mit einer Anzahl paralleler erster Eingänge fA/101 · · · /4/iie), einer Anzahl paralleler zweiter Eingänge
(Alzo\ ■ ■ ■ AI2\6) und einer Anzahl paralleler
Ausgänge (AO\ ... AOx6) vorgesehen sind, von denen
jeder der ersten Eingänge (Aho\ ... AIUe) entsprechend
seinem binärer. Gev <cht mit einem der
Ausgänge des Schieberegisters (RO\ ... ROx6) und
jeder einer Anzahl der zweiten Eingänge (Aho\ ■ ■ ■
A/213) mit einem der Ausgänge des Schieberegisters (ROi,... ROx6) verbunden ist, derart, daß die zweiten
Eingänge (Ahm ... AIm) um die zweite Anzahl Bitstellen
in Richtung des signifikantesten Bits in bezug auf die ersten Eingänge der Addiervorrichtung
(Alm ■■■ Ah\6) verschoben sind und die übrigen
zweiten Eingänge (4/214... Ah\t). für die kein Ausgang
des Schieberegisters (R) zur Verfugung steht, mit einem auf einem konstanten Logikpegel liegenden
Punkt verbunden werden.
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet,
daß eine Steuerschaltung (CC) vorgesehen ist, die dem Schieberegister (R) gemäß einem vorher
bestimmten Zeitmuster ein Ladesignal (L) und ein Schiebesignal (SH) zufuhrt, wobei dieses Zeitmuster
das Verhältnis zwischen dem Wert des durch das zweite binäre Wort dargestellten analogen Signals
und dem Wen des durch das erste binäre Wort dargestellten analogen Signals festlegt, und daß die
Steuerschaltung (CC) mit mindestens einem Eingang zum Zuführen eines das Zeitmuster bestimmenden
Signals (WA) versehen ist.
5. Vorrichtung nach Anspruch 4. dadurch gekennzeichnet, daß jeder der Ausgänge (AOi... AQ\b) der
Addiervorrichtung (AD) entsprechend seinem binären Gewicht mit einem der parallelen Eingänge (Rh
... RIx6) des Schieberegisters (R) verbunden und das
Schieberegister (R) mit einem seriellen Eingang (IS)
versehen ist, der mit einem Systemeingang (SI) verbunden ist.
6. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß sie mit einer Anzahl paralleler Systemeingänge
(SI\ ... S/ιβ) und einer Anzahl von Umschaltern
(Sx ... Sie) mit je einem Hauptkontakt, einem
ersten Kontakt und einem zweiten Kontakt versehen ist, wobei der Hauptkontakt jedes der Umschalter
mit einem der parallelen Eingänge (Rh ... /?/i6)des Schieberegisters (R). der- ersten Kontakt (1)
jedes der Umschalter (S\ ... Ss) entsprechend dem
binärer Gewicht des mit dem Hauptkentakt dieses Umschalters verbundenen Eingangs des Sc.iieberegisters
(R) mit einem der parallelen Systemeingänge (SI, ■■■ She) und der zweite Kontakt (2) jedes der
Umschalter (Si ... Si6) entsprechend dem binären
Gewicht des mit dem Hauptkontakt dieses Umschalters verbundenen Eingangs des Schieberegisters (R)
mit einem der Ausgänge (AOi ... AO\b) der Addiervorrichtung
(AD) verbunden ist.
7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Umschalter (Sx... S8) als elektronische
Schalter ausgebildet sind, die in einer Selektionsschaltung (S) untergebracht sind, die mit einem
Steuereingang (B) zum Zuführen eines Steuersignals
(SE) versehen ist, das die Umschalter (Si ... Si6)
gleichzeitig umschaltet.
8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Steuerschaltung (CC) mit einem
weiteren Eingang zum Zuführen des Steuersignals (SE) versehen ist.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8100307A NL8100307A (nl) | 1981-01-23 | 1981-01-23 | Werkwijze voor het verzwakken van een digitaal signaal en een inrichting voor het uitvoeren van deze werkwijze. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3200895A1 DE3200895A1 (de) | 1982-08-12 |
| DE3200895C2 true DE3200895C2 (de) | 1985-04-11 |
Family
ID=19836906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3200895A Expired DE3200895C2 (de) | 1981-01-23 | 1982-01-14 | Verfahren und Vorrichtung zum Umwandeln eines ersten Binärwortes in ein zweites Binärwort |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4566076A (de) |
| JP (1) | JPS57145415A (de) |
| CA (1) | CA1184304A (de) |
| DE (1) | DE3200895C2 (de) |
| ES (1) | ES8305542A1 (de) |
| FR (1) | FR2498848B1 (de) |
| GB (1) | GB2091918B (de) |
| IE (1) | IE52516B1 (de) |
| IT (1) | IT1149711B (de) |
| NL (1) | NL8100307A (de) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970011A (ja) * | 1982-10-14 | 1984-04-20 | Fujitsu Ltd | デイジタルゲイン調整回路 |
| JPS59122040A (ja) * | 1982-12-27 | 1984-07-14 | Sony Corp | デイジタル信号処理回路 |
| DE3328254A1 (de) * | 1983-08-04 | 1985-02-21 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum verstaerken bzw. daempfen von analogen eingangssignalen |
| US5084667A (en) * | 1985-07-26 | 1992-01-28 | Xicor, Inc. | Nonvolatile nonlinear programmable electronic potentiometer |
| JPS63211908A (ja) * | 1987-02-27 | 1988-09-05 | Yamaha Corp | レベルコントロ−ル回路 |
| JPH0666612B2 (ja) * | 1987-05-26 | 1994-08-24 | ザイコール・インコーポレーテッド | 再プログラム可能な不揮発性非線形電子ポテンショメータ |
| US4795974A (en) * | 1987-07-24 | 1989-01-03 | Ford Motor Company | Digital energy meter |
| DE4036730A1 (de) * | 1990-11-19 | 1992-05-21 | Thomson Brandt Gmbh | Schaltung zur verarbeitung eines digitalen soll-wertes |
| US5375190A (en) * | 1991-03-07 | 1994-12-20 | Siemens Aktiengesellschaft | Method and circuit configuration for non-linear linkage of two binary words |
| JPH088505B2 (ja) * | 1991-10-03 | 1996-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ディジタル音声信号の音量を制御する装置およびその方法 |
| KR940008490B1 (ko) * | 1992-02-24 | 1994-09-15 | 주식회사 금성사 | Cd-i 플레이어의 디지탈 신호 감쇠회로 |
| US6678382B2 (en) * | 1997-11-25 | 2004-01-13 | Thomson Licensing S.A. | Digital attenuator |
| JP3314723B2 (ja) | 1998-06-10 | 2002-08-12 | 日本電気株式会社 | ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 |
| JP3895887B2 (ja) * | 1999-06-25 | 2007-03-22 | 日本電気株式会社 | デシベルレベル調整装置 |
| US6331768B1 (en) | 2000-06-13 | 2001-12-18 | Xicor, Inc. | High-resolution, high-precision solid-state potentiometer |
| CN1765049A (zh) * | 2003-03-27 | 2006-04-26 | 皇家飞利浦电子股份有限公司 | 用于数字信号的音量控制设备 |
| JP2007288362A (ja) * | 2006-04-13 | 2007-11-01 | Sanyo Electric Co Ltd | 音量変換装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4181970A (en) * | 1973-10-08 | 1980-01-01 | Nippon Telegraph And Telephone Public Corporation | Digital attenuator for compressed PCM signals |
| GB1476603A (en) * | 1975-08-27 | 1977-06-16 | Standard Tleephones Cables Ltd | Digital multipliers |
| JPS53140961A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Output method for digital/analog |
| JPS54101076A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Digital program voltage generator |
-
1981
- 1981-01-23 NL NL8100307A patent/NL8100307A/nl not_active Application Discontinuation
-
1982
- 1982-01-14 DE DE3200895A patent/DE3200895C2/de not_active Expired
- 1982-01-18 FR FR8200686A patent/FR2498848B1/fr not_active Expired
- 1982-01-18 GB GB8201253A patent/GB2091918B/en not_active Expired
- 1982-01-20 IE IE115/82A patent/IE52516B1/en not_active IP Right Cessation
- 1982-01-20 IT IT19197/82A patent/IT1149711B/it active
- 1982-01-21 ES ES508929A patent/ES8305542A1/es not_active Expired
- 1982-01-21 JP JP57006897A patent/JPS57145415A/ja active Granted
- 1982-01-21 CA CA000394623A patent/CA1184304A/en not_active Expired
-
1984
- 1984-11-13 US US06/671,146 patent/US4566076A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA1184304A (en) | 1985-03-19 |
| JPS57145415A (en) | 1982-09-08 |
| DE3200895A1 (de) | 1982-08-12 |
| JPH0445859B2 (de) | 1992-07-28 |
| IT8219197A0 (it) | 1982-01-20 |
| ES508929A0 (es) | 1983-04-01 |
| FR2498848B1 (fr) | 1987-04-17 |
| GB2091918A (en) | 1982-08-04 |
| ES8305542A1 (es) | 1983-04-01 |
| FR2498848A1 (fr) | 1982-07-30 |
| US4566076A (en) | 1986-01-21 |
| IE820115L (en) | 1982-07-23 |
| NL8100307A (nl) | 1982-08-16 |
| IE52516B1 (en) | 1987-11-25 |
| IT1149711B (it) | 1986-12-10 |
| GB2091918B (en) | 1984-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3200895C2 (de) | Verfahren und Vorrichtung zum Umwandeln eines ersten Binärwortes in ein zweites Binärwort | |
| DE2150878C3 (de) | Rekursives digitales Filter | |
| DE2162486B2 (de) | Digital gesteuerter Impulsgenerator | |
| DE2000353C3 (de) | Verfahren und Vorrichtung zur automatischen Messung des Rauschabstandes | |
| DE3427669C2 (de) | Signalverarbeitungsschaltung | |
| EP0610990B1 (de) | Digitale Phasenregelschleife | |
| DE1762697B2 (de) | Analog/Digital-Umsetzer | |
| EP0091570B1 (de) | Digitaler Demodulator | |
| EP0771422B1 (de) | Verfahren zum messen des phasenjitters eines datensignals | |
| DE2634426A1 (de) | Bandkompressionseinrichtung | |
| DE2523625A1 (de) | Digitalfilter | |
| DE1938804B2 (de) | Numerische Frequenz-Empfangsvorrichtung | |
| DE2150579C3 (de) | Automatischer Dämpfungsentzerrer | |
| DE3621446A1 (de) | Geraet zum digitalen verarbeiten von kontinuierlichen bitstroemen | |
| DE3417139C2 (de) | ||
| CH647112A5 (de) | Schaltungsanordnung zur gewinnung einer zu der impulsdichte einer impulsfolge proportionalen steuerspannung. | |
| DE2610834A1 (de) | Detektor zur feststellung des spitzenwerts einer veraenderlichen elektrischen groesse | |
| DE2258643A1 (de) | Anordnung fuer die impulshoehenbestimmung | |
| DE2150174B2 (de) | Vorrichtung und Verfahren zur Anzeige eines chromatographischen Höckers | |
| DE3124194A1 (de) | "frequenzabfuehlschaltung" | |
| DE1541905A1 (de) | Digitale Filteranordnung zur Auswertung der durch elektromagnetische Rueckstrahlortung erhaltenen Informationen | |
| DE3102689A1 (de) | Verfahren und anordnung zur verarbeitung digitaler signale | |
| DE2400285C2 (de) | Auswerteeinrichtung für frequenz- oder periodendaueranaloge Meßsignale | |
| EP0009192B1 (de) | Schaltungsanordnung zur Erzeugung einer Abtastimpulsfolge für ein periodisches Signal | |
| DE2024234B2 (de) | Parallaxen-Diskriminator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |