JPH03182930A - 乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えばＲ−ＤＡＴ、コンパクトディスクプレー
ヤ、電子楽器の効果装置等において、ディジタル信号の
フェードアウト等の制御を行なう場合に用いて好適な乗
算装置に関する。

〔従来の技術〕

ディジタルオーディオ機器では、出力音に対してフェー
ドイン／アウトをかけたり、ミューティングをかけたり
する場合、徐々に変化する乗数値を入力ディジタル信号
に乗算する乗算装置が用いられる。また、電子楽器でも
同様の乗算装置が、楽音のエンベロープ制御やリバーブ
音等の効果音を発生させる場合に用いられる。

この種の乗算装置は一般に、カウンタと、このカウンタ
出力をデコートして対数的に変化する乗数値を発生する
乗数ＲＯＭと、この乗数ＲＯＭで発生される乗数イ直と
入力ディジタル信号とを乗算する乗算器と、現在の乗数
値と目標値とを比較してカウンタの引数動作を制御する
コンパレータとによって、構成される。この場合、乗算
結果の変化幅を細分化し、なめらかな減衰／増加をさせ
るにはカウンタのビット数を多くとる必要があるが、こ
れでは乗数ＲＯＭが大きくなって乗算装置全体の回路規
模が増大してしまう。

そこで、乗算をビットシフト技術を用いて行なうことが
考えられる。このような装置が、例えば特開昭５９−１
７２１０４号公報に開示されている。該公報に開示の技
術は、ディジタル信号をＮビットだけ一ト位方向にシフ
トすることにより乗算結果を得るもので、簡単な回路構
成で実現可能である。例３ えば、入力ディジタル信号が４ビツト構成とすれば、ビ
ットシフトに対応する乗数値及び減衰量は下記の第１表
のようになる。

第１表 このようにビットシフトを行なう毎に約６ｄＢステツプ
で減衰し、最終的に出力の無いミューティング状態とな
る。しかし、なめらかな減衰を必要とするフェードアウ
トの場合、減衰量６ｄＢステツプでは変化幅が大きすぎ
、特に−１８ｄＢから−ωの場合は変化が急すぎる。

そこで、変化幅を細分化するために乗数値を計数するカ
ウンタの値に応じてシフト累算により乗算を行なうこと
が考えられる。例えば、カウンタ− を４ビツト構威とし、カウンタの値が（１０００）で下
位シフ１〜無し、（０１１１）で１ビツト下位シフ１−
シたＪ直と２ビツト下位シフトした値と３ビツト下位シ
フトした値とを累算するようにした場合、カウンタ値に
対応する乗数値と減衰量は下記の第２表のようになる。

第２表 しかしながら、このシフト累算の場合も一１８ｄＢから
＝■の間の変化幅は急である。更にシフト累算の演算処
理は、例えばカウンタ値が（０１１１）の場合、入力デ
ィジタル信号を］ピッ１−下位シフ１〜した値をまずラ
ッチし、このラッチデータを更に１ビツト下位シフトし
た値とラッチデータとを加算して再びラッチし、さらに
このラッチデータをｌビット下位シフトした値とラッチ
データとを加算して再びラッチするという複数の処理ス
テップが必要となる。そのため、乗算としてのシフト累
算処理に時間がかかり、シフト回路以外にもラッチや加
算器が必要となって回路規模が増大してしまう。

本発明は上記した事情に鑑みてなされたもので、回路規
模や処理ステップをさほど増加する事なく実現でき、減
衰量を聴感上で好ましいとされる対数的な変化とし、か
つ細かな変化幅で減衰もしくは増加させることの可能な
乗算装置を提供するものである。

［課題を解決するための手段〕 本発明の第１の乗算装置は、所定のシフト数に対応する
データを発生する第１のカウント手段と、６ 第コのカラン１−手段の出力に対応して入力データを所
定ピッ１〜シフトするシフト手段と、所定のステップ乗
数に対応するデータを発生する第２のカウント手段と、
第２のカウント手段の出力に対応して所定のステップ乗
数を発生する発生手段と、発生手段の出力をシフ１−手
段によりシフ１へされた又はシフトされる前の入力デー
タに乗算する乗算手段と、入力データに乗算する乗数の
目標値と、第１及び第２のカウント手段に設定されてい
る乗数の現在値とを比較し、その比較出力に対応して第
１及び第２のカウント手段を制御する比較手段とを備え
る。

本発明の第２の乗算装置は、比較手段による比較回数を
カウントする第３のカウント手段と、第３のカラン１〜
手段の出力を所定の基準データと比較する第２の比較手
段と、第２の比較手段の出力に対応して、第１の比較手
段の出力の第１及び第２のカウント手段への供給を制御
する制御手段とをさらに備える。

〔作用〕

本発明の第１の乗算装置においては、ピッ１−シフトす
ることにより入力データを大きく変化させるとともに、
所定のステップ乗数を乗算して小さく変化させる。

従って、全体として、入力データを小さい変化幅で変化
させることができる。

本発明の第２の乗算装置においては、第１の比較手段に
よる比較回数が所定の基準値に達したとき、乗数の実質
的な変更が行われる。

従って、所望のタイミングで乗数を変更させることがで
きる。

〔実施例〕

第１図は本発明の乗算装置の一実施例の構成を示すブロ
ック図である。

同図において、１はシフト回路であり、入力データを所
定ビットシフトして乗算器２に出力する。

３はコンパレータであり、乗数ステップカウンタ４とシ
フト数カウンタ５が出力している乗数の現在値と、図示
せぬ外部回路から入力される乗数の目標値とを比較し、
その比較結果に対応して乗数− ステップカウンタ４とシフト数カウンタ５とを制御する
ようになっている。６はシフト制御回路であり、シフト
数カウンタ５の出力に対応してシフト回路Ｉを制御する
。７は乗数ＲＯＭであり、乗数ステップカウンタ４の出
力に対応して、対数的に変化するステップ乗数を発生し
、乗算器２に出力している。

次に、その動作を説明する。

乗数の現在値はシフトカウンタ５が出力するにビットの
データと、乗数ステップカウンタ４が出力するｊピッ１
−の、合計（ｊ＋ｋ）ビットのデータにより設定されて
いる。

シフト制御回路６はシフト数カウンタ５が出力するにビ
ットのカウント値に対応してシフト回路】を制御し、そ
のシフ１へビン１〜数を設定している。

すなわち、シフト回路ｌはシフトカウンタ５のカラン１
−値に対応するビット数だけｍビットの入力データを上
位又は下位にシフトする。このビットシフトにより、６
ｄＢ（２倍又は１７２倍）ステップで入力データのレベ
ルが変化されることになる。

入力データのビット数ｍが例えば１６であるとき、シフ
ト回路１におけるビットシフト量は最大１６であるので
、シフト数カウンタ５の出力のビット数には４とされる
。

一方、乗数ＲＯＭ７は、乗数ステップカウンタ４のカウ
ント値に対応するステップ乗数を乗算器２に出力する。

このステップ乗数はビットシフ１〜による間隔６ｄＢよ
り小さい幅（ステップ）に設定されている。

例えば、６ｄＢの間を４ステツプに区切り、１．５ｄＢ
ずつ変化させる場合、乗数ステップカウンタ４の出力の
ビット数ｊは２ビツトとされる。

乗数ＲＯＭ７のステップ乗数の数は２Ｊ個となる。この
２５個のステップ乗数がｎピッ１〜のデータとして乗算
器２に出力される。

例えばいま、入力信号を一９ｄＢだけ減衰させる場合、 ９＝（−６Ｘ１）＋（−１，５Ｘ２） であるから、入力データはシフト回路工により１ビツト
だけ下位にシフトされるように、シフト数０ カウンタ５のカウント値が］とされる。また、乗数ステ
ップカウンタ４のカウント値は２とされ、乗数ＲＯＭ　
７は一３ｄＢ（＝−１，５Ｘ　２）の減衰を悟えるステ
ップ乗数を乗算器２に出力している。乗算器２はこのス
テップ乗数をシフト回路１より入力される入力データに
乗算して出力する。このようにして乗算器２より出力さ
れる人力データは元の入力データより一９ｄＢだけ減衰
されたものとなる。

シフ１〜数カウンタ５のにビットのカウント値（シフト
乗数）と乗数ステップカウンタ４のａピッ１〜のカラン
１へ値（ステップ乗数）とが各々上位及び下位に配置さ
れた合計（ｊ　＋　ｋ）ビットの現在値は、コンパレー
タ３にも入力されている。コンパレータ３にはまた、外
部から（ｊ＋ｋ）ビットの目標値が入力されている。こ
の上位にビットはシフトカウンタ５のカウント値を制御
するビットであり、下位ａピッ１−は乗数ステップカウ
ンタ４のカウント値を制御するピッ１〜とされている。

コンパレータ３は面入力の大小を比較し、目標値が現在
値より大きければアップクロックを、小１ さければダウンクロックを、夫々乗数ステップカウンタ
４の＋１．−１端子に出力する。目標値と現在値が等し
い場合、いずれのクロックも発生されない。

乗数ステップカウンタ４はアップタロツクが入力された
ときカラントイ直をｌだけインクリメントし、ダウンク
ロックが入力されたときカウント値を１だけデクリメン
トする。

乗数ステップカウンタ４の端子Ｃ○より出力されるキャ
リー信号と、端子Ｂ○より出力されるボロー信号が、シ
フ１−数カウンタ５の＋ｌ端子とｌ端子に夫々供給され
ている。これにより、シフト数カウンタ５は、乗数ステ
ップカウンタ４がキャリー信号を発生したときカラン１
−値を１だけインクリメン１〜し、ボロー信号を発生し
たときカラン１〜値を１だけデクリメン１〜することに
なる。

例えば−〇ｄＢから一９ｄＢまでのフェードアウトを行
う場合、目標値として一９ｄＢに対応するデータ（（０
００１）（１０））がコンパレータ３に人力される。現
在値は一〇ｄＢなので、シフト数カウンタ５より（ｏｏ
ｏｏ）、−］２ 乗数ステンプカウンタ４より（００）の、各データが出
力されており、コンパレータ３には現在値のデータとし
て（（００００）　（００））が人力されている。

目標値（０００１１０）は現在値（００００００）より
大きいので、アップクロックが乗数ステップカウンタ４
に入力され、そのカウント値は（００）から（０１）と
なる。

従って、このときシフト回路上によるビットシフト量は
Ｏ１乗数ＲＯＭ７が発生するステップ乗数は−１，５ｄ
１３に対応するものとなり、入力データは−１，５ｄＢ
だけ減衰される。

このような動作がビットシフトが工（−６ｄＢ）、ステ
ップ乗数が（−３ｄＢ）となるまで以下順次繰り返され
る。

この間のシフト数カウンタ５、乗数ステップカウンタ４
のカウント値とそれに対応する減衰量及び総合減衰量を
まとめると、第３表のようになる。

このようにして、現在値が目標値と一致するまで１．５
ｄＢずつ順次更新される。更新動作中、更新の都度、そ
のときの現在値が入力データに乗算された値が乗算器２
より出力される。

３ 第２図は本発明乗算装置の他の実施例の構成を示すブロ
ック図である。

この実施例においてはコンパレータ３の出力が制御手段
としてのアンドゲート１４，１５を介して乗数ステップ
カウンタ・４に供給されている。コンパレータ３の２つ
の出力がオアゲート１３を介して比較回数カウンタ１１
のクロック端子ＣＫに供給され、アンドゲート１４　、
１５の出力がオアゲートエ６を介して比較回数カウンタ
１工のリセット端子Ｒに供給されている。比較回数カウ
ンタ１１の出力は一致検出回路１２に出力され、−数構
出回路１２の出力によりアンドゲート１４，１５が制御
されるようになっている。

その他の構成は第工図における場合と同様であ４ 次にその動作を説明すると、コンパレータ３がアンプク
ロック又はダウンクロックを発生すると、オアケート１
３を介してこのクロックが比較回数カウンタ１１に供給
される。比較回数カウンタ１１はこのクロックをカウン
トし、そのカウント値を一致検出回路１２に出力する。

一致検出回路１２には、図示せぬ外部回路から、時間（
回数）設定データが入力されている。比較手段としての
一致検出回路１２は、比較回数カウンタ１１のカウント
値と時間設定データとを比較し、両者が一致したとき、
アン）〜ゲート１４　、１５をオンさせるイネーブル信
号を出力する。

このイネーブル信号が出力されたとき、コンパレータ３
が出力するアップクロック又はダウンクロックが、アン
ドゲート１４又は１５を介して乗数ステップカウンタ４
に入力される。アンドゲート１４又は１５を介してアッ
プクロック又はダウンクロックが出力されると、このク
ロックがオアゲート１６を介してリセット端子Ｒに入力
される５ リセットされる。

以下、同様の動作が繰り返される。

従って、この場合、時間設定データにより設定した周期
で乗数の現在値の更新と、その現在値と入力データとの
乗算が行われる。これにより、目標値までのフェードア
ウトの到達時間が任意に調整できる。但し、この周期（
回数）を、乗数ステップカウンタ４の最大カウント値以
上に設定すると、乗数ステップカウンタ４を設ける意義
が薄れるので、その最大カウント値より小さい値に設定
するのが好ましい。

尚、以上においては、シフト回路ｌを乗算器２の前段に
配置したが、後段に配置することもできる。また、入力
信号を徐々に減衰させる場合を例としたが、本発明の乗
算装置は、徐々に増大させる場合にも応用が可能である
。

〔発明の効果〕

以上のように１本発明の第１の乗算装置によれば、入力
データを、ビットシフトすることにより６ 大きく変化させるとともに、所定のステップ乗数を乗算
することにより小さく変化させるようにしたので、全体
として小さい変化幅で入力データを増減させることがで
きる。

また、ステップ乗数を対数的に変化する値に設定するこ
とにより、自然なレベル変化を実現することが可能にな
る。

さらに、乗算の一部をビットシフ１−により代行させた
ので単一の乗算器を用いる場合に比べて乗数ＲＯＭが小
さくてすみ、従来のシフト累算方式に比へ処理ステップ
が少なくなる。

また、本発明の第２の発明によれば、乗数の実質的な更
新を予め設定した所定の基準値に対応して行うようにし
たので、乗数の更新を行うタイミングを自由に選択する
ことができ、例えばフェードアウトの到達時間が任意に
調整可能となる。

【図面の簡単な説明】

第工図は本発明の乗算装置の一実施例の構成を示すブロ
ック図、 第２図は本発明の乗算装置の他の実施例の構成７ を示すブロック図である。 ｌ・・・シフ１−回路 ２・・・乗算器 ３・・・コンパレータ ４・・・乗数ステップカウンタ ５・・・シフト数カウンタ ６・・・シフ１−制御回路 ７・・・乗数ＲＯＭ １１、・・・比較回数力ウンタ エ２・・・−敵役出回路 １４．１５・・・アントゲ−１〜

Claims (2)

【特許請求の範囲】
1. （１）所定のシフト数に対応するデータを発生する第１
   のカウント手段と、 前記第１のカウント手段の出力に対応して入力データを
   所定ビットシフトするシフト手段と、所定のステップ乗
   数に対応するデータを発生する第２のカウント手段と、 前記第２のカウント手段の出力に対応して前記所定のス
   テップ乗数を発生する発生手段と、前記発生手段の出力
   を前記シフト手段によりシフトされた又はシフトされる
   前の入力データに乗算する乗算手段と、 入力データに乗算する乗数の目標値と、前記第１及び第
   ２のカウント手段に設定されている乗数の現在値とを比
   較し、その比較出力に対応して前記第１及び第２のカウ
   ント手段を制御する比較手段とを備える乗算装置。
2. （２）前記乗算装置は、 前記比較手段による比較回数をカウントする第３のカウ
   ント手段と、 前記第３のカウント手段の出力を所定の基準データと比
   較する第２の比較手段と、 前記第２の比較手段の出力に対応して、前記第１の比較
   手段の出力の前記第１及び第２のカウント手段への供給
   を制御する制御手段とをさらに備える請求項１に記載の
   乗算装置。