JPH03182930A - 乗算装置 - Google Patents

乗算装置

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JPH03182930A
JPH03182930A JP1322381A JP32238189A JPH03182930A JP H03182930 A JPH03182930 A JP H03182930A JP 1322381 A JP1322381 A JP 1322381A JP 32238189 A JP32238189 A JP 32238189A JP H03182930 A JPH03182930 A JP H03182930A
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JP
Japan
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multiplier
shift
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Pending
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JP1322381A
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English (en)
Inventor
Seiya Kato
誠也 加藤
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Casio Computer Co Ltd
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Casio Computer Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えばR−DAT、コンパクトディスクプレー
ヤ、電子楽器の効果装置等において、ディジタル信号の
フェードアウト等の制御を行なう場合に用いて好適な乗
算装置に関する。
〔従来の技術〕
ディジタルオーディオ機器では、出力音に対してフェー
ドイン/アウトをかけたり、ミューティングをかけたり
する場合、徐々に変化する乗数値を入力ディジタル信号
に乗算する乗算装置が用いられる。また、電子楽器でも
同様の乗算装置が、楽音のエンベロープ制御やリバーブ
音等の効果音を発生させる場合に用いられる。
この種の乗算装置は一般に、カウンタと、このカウンタ
出力をデコートして対数的に変化する乗数値を発生する
乗数ROMと、この乗数ROMで発生される乗数イ直と
入力ディジタル信号とを乗算する乗算器と、現在の乗数
値と目標値とを比較してカウンタの引数動作を制御する
コンパレータとによって、構成される。この場合、乗算
結果の変化幅を細分化し、なめらかな減衰/増加をさせ
るにはカウンタのビット数を多くとる必要があるが、こ
れでは乗数ROMが大きくなって乗算装置全体の回路規
模が増大してしまう。
そこで、乗算をビットシフト技術を用いて行なうことが
考えられる。このような装置が、例えば特開昭59−1
72104号公報に開示されている。該公報に開示の技
術は、ディジタル信号をNビットだけ一ト位方向にシフ
トすることにより乗算結果を得るもので、簡単な回路構
成で実現可能である。例3 えば、入力ディジタル信号が4ビツト構成とすれば、ビ
ットシフトに対応する乗数値及び減衰量は下記の第1表
のようになる。
第1表 このようにビットシフトを行なう毎に約6dBステツプ
で減衰し、最終的に出力の無いミューティング状態とな
る。しかし、なめらかな減衰を必要とするフェードアウ
トの場合、減衰量6dBステツプでは変化幅が大きすぎ
、特に−18dBから−ωの場合は変化が急すぎる。
そこで、変化幅を細分化するために乗数値を計数するカ
ウンタの値に応じてシフト累算により乗算を行なうこと
が考えられる。例えば、カウンタ− を4ビツト構威とし、カウンタの値が(1000)で下
位シフ1〜無し、(0111)で1ビツト下位シフ1−
シたJ直と2ビツト下位シフトした値と3ビツト下位シ
フトした値とを累算するようにした場合、カウンタ値に
対応する乗数値と減衰量は下記の第2表のようになる。
第2表 しかしながら、このシフト累算の場合も一18dBから
=■の間の変化幅は急である。更にシフト累算の演算処
理は、例えばカウンタ値が(0111)の場合、入力デ
ィジタル信号を]ピッ1−下位シフ1〜した値をまずラ
ッチし、このラッチデータを更に1ビツト下位シフトし
た値とラッチデータとを加算して再びラッチし、さらに
このラッチデータをlビット下位シフトした値とラッチ
データとを加算して再びラッチするという複数の処理ス
テップが必要となる。そのため、乗算としてのシフト累
算処理に時間がかかり、シフト回路以外にもラッチや加
算器が必要となって回路規模が増大してしまう。
本発明は上記した事情に鑑みてなされたもので、回路規
模や処理ステップをさほど増加する事なく実現でき、減
衰量を聴感上で好ましいとされる対数的な変化とし、か
つ細かな変化幅で減衰もしくは増加させることの可能な
乗算装置を提供するものである。
[課題を解決するための手段〕 本発明の第1の乗算装置は、所定のシフト数に対応する
データを発生する第1のカウント手段と、6 第コのカラン1−手段の出力に対応して入力データを所
定ピッ1〜シフトするシフト手段と、所定のステップ乗
数に対応するデータを発生する第2のカウント手段と、
第2のカウント手段の出力に対応して所定のステップ乗
数を発生する発生手段と、発生手段の出力をシフ1−手
段によりシフ1へされた又はシフトされる前の入力デー
タに乗算する乗算手段と、入力データに乗算する乗数の
目標値と、第1及び第2のカウント手段に設定されてい
る乗数の現在値とを比較し、その比較出力に対応して第
1及び第2のカウント手段を制御する比較手段とを備え
る。
本発明の第2の乗算装置は、比較手段による比較回数を
カウントする第3のカウント手段と、第3のカラン1〜
手段の出力を所定の基準データと比較する第2の比較手
段と、第2の比較手段の出力に対応して、第1の比較手
段の出力の第1及び第2のカウント手段への供給を制御
する制御手段とをさらに備える。
〔作用〕
本発明の第1の乗算装置においては、ピッ1−シフトす
ることにより入力データを大きく変化させるとともに、
所定のステップ乗数を乗算して小さく変化させる。
従って、全体として、入力データを小さい変化幅で変化
させることができる。
本発明の第2の乗算装置においては、第1の比較手段に
よる比較回数が所定の基準値に達したとき、乗数の実質
的な変更が行われる。
従って、所望のタイミングで乗数を変更させることがで
きる。
〔実施例〕
第1図は本発明の乗算装置の一実施例の構成を示すブロ
ック図である。
同図において、1はシフト回路であり、入力データを所
定ビットシフトして乗算器2に出力する。
3はコンパレータであり、乗数ステップカウンタ4とシ
フト数カウンタ5が出力している乗数の現在値と、図示
せぬ外部回路から入力される乗数の目標値とを比較し、
その比較結果に対応して乗数− ステップカウンタ4とシフト数カウンタ5とを制御する
ようになっている。6はシフト制御回路であり、シフト
数カウンタ5の出力に対応してシフト回路Iを制御する
。7は乗数ROMであり、乗数ステップカウンタ4の出
力に対応して、対数的に変化するステップ乗数を発生し
、乗算器2に出力している。
次に、その動作を説明する。
乗数の現在値はシフトカウンタ5が出力するにビットの
データと、乗数ステップカウンタ4が出力するjピッ1
−の、合計(j+k)ビットのデータにより設定されて
いる。
シフト制御回路6はシフト数カウンタ5が出力するにビ
ットのカウント値に対応してシフト回路】を制御し、そ
のシフ1へビン1〜数を設定している。
すなわち、シフト回路lはシフトカウンタ5のカラン1
−値に対応するビット数だけmビットの入力データを上
位又は下位にシフトする。このビットシフトにより、6
dB(2倍又は172倍)ステップで入力データのレベ
ルが変化されることになる。
入力データのビット数mが例えば16であるとき、シフ
ト回路1におけるビットシフト量は最大16であるので
、シフト数カウンタ5の出力のビット数には4とされる
一方、乗数ROM7は、乗数ステップカウンタ4のカウ
ント値に対応するステップ乗数を乗算器2に出力する。
このステップ乗数はビットシフ1〜による間隔6dBよ
り小さい幅(ステップ)に設定されている。
例えば、6dBの間を4ステツプに区切り、1.5dB
ずつ変化させる場合、乗数ステップカウンタ4の出力の
ビット数jは2ビツトとされる。
乗数ROM7のステップ乗数の数は2J個となる。この
25個のステップ乗数がnピッ1〜のデータとして乗算
器2に出力される。
例えばいま、入力信号を一9dBだけ減衰させる場合、 9=(−6X1)+(−1,5X2) であるから、入力データはシフト回路工により1ビツト
だけ下位にシフトされるように、シフト数0 カウンタ5のカウント値が]とされる。また、乗数ステ
ップカウンタ4のカウント値は2とされ、乗数ROM 
7は一3dB(=−1,5X 2)の減衰を悟えるステ
ップ乗数を乗算器2に出力している。乗算器2はこのス
テップ乗数をシフト回路1より入力される入力データに
乗算して出力する。このようにして乗算器2より出力さ
れる人力データは元の入力データより一9dBだけ減衰
されたものとなる。
シフ1〜数カウンタ5のにビットのカウント値(シフト
乗数)と乗数ステップカウンタ4のaピッ1〜のカラン
1へ値(ステップ乗数)とが各々上位及び下位に配置さ
れた合計(j + k)ビットの現在値は、コンパレー
タ3にも入力されている。コンパレータ3にはまた、外
部から(j+k)ビットの目標値が入力されている。こ
の上位にビットはシフトカウンタ5のカウント値を制御
するビットであり、下位aピッ1−は乗数ステップカウ
ンタ4のカウント値を制御するピッ1〜とされている。
コンパレータ3は面入力の大小を比較し、目標値が現在
値より大きければアップクロックを、小1 さければダウンクロックを、夫々乗数ステップカウンタ
4の+1.−1端子に出力する。目標値と現在値が等し
い場合、いずれのクロックも発生されない。
乗数ステップカウンタ4はアップタロツクが入力された
ときカラントイ直をlだけインクリメントし、ダウンク
ロックが入力されたときカウント値を1だけデクリメン
トする。
乗数ステップカウンタ4の端子C○より出力されるキャ
リー信号と、端子B○より出力されるボロー信号が、シ
フ1−数カウンタ5の+l端子とl端子に夫々供給され
ている。これにより、シフト数カウンタ5は、乗数ステ
ップカウンタ4がキャリー信号を発生したときカラン1
−値を1だけインクリメン1〜し、ボロー信号を発生し
たときカラン1〜値を1だけデクリメン1〜することに
なる。
例えば−〇dBから一9dBまでのフェードアウトを行
う場合、目標値として一9dBに対応するデータ((0
001)(10))がコンパレータ3に人力される。現
在値は一〇dBなので、シフト数カウンタ5より(oo
oo)、−]2 乗数ステンプカウンタ4より(00)の、各データが出
力されており、コンパレータ3には現在値のデータとし
て((0000) (00))が人力されている。
目標値(000110)は現在値(000000)より
大きいので、アップクロックが乗数ステップカウンタ4
に入力され、そのカウント値は(00)から(01)と
なる。
従って、このときシフト回路上によるビットシフト量は
O1乗数ROM7が発生するステップ乗数は−1,5d
13に対応するものとなり、入力データは−1,5dB
だけ減衰される。
このような動作がビットシフトが工(−6dB)、ステ
ップ乗数が(−3dB)となるまで以下順次繰り返され
る。
この間のシフト数カウンタ5、乗数ステップカウンタ4
のカウント値とそれに対応する減衰量及び総合減衰量を
まとめると、第3表のようになる。
このようにして、現在値が目標値と一致するまで1.5
dBずつ順次更新される。更新動作中、更新の都度、そ
のときの現在値が入力データに乗算された値が乗算器2
より出力される。
3 第2図は本発明乗算装置の他の実施例の構成を示すブロ
ック図である。
この実施例においてはコンパレータ3の出力が制御手段
としてのアンドゲート14,15を介して乗数ステップ
カウンタ・4に供給されている。コンパレータ3の2つ
の出力がオアゲート13を介して比較回数カウンタ11
のクロック端子CKに供給され、アンドゲート14 、
15の出力がオアゲートエ6を介して比較回数カウンタ
1工のリセット端子Rに供給されている。比較回数カウ
ンタ11の出力は一致検出回路12に出力され、−数構
出回路12の出力によりアンドゲート14,15が制御
されるようになっている。
その他の構成は第工図における場合と同様であ4 次にその動作を説明すると、コンパレータ3がアンプク
ロック又はダウンクロックを発生すると、オアケート1
3を介してこのクロックが比較回数カウンタ11に供給
される。比較回数カウンタ11はこのクロックをカウン
トし、そのカウント値を一致検出回路12に出力する。
一致検出回路12には、図示せぬ外部回路から、時間(
回数)設定データが入力されている。比較手段としての
一致検出回路12は、比較回数カウンタ11のカウント
値と時間設定データとを比較し、両者が一致したとき、
アン)〜ゲート14 、15をオンさせるイネーブル信
号を出力する。
このイネーブル信号が出力されたとき、コンパレータ3
が出力するアップクロック又はダウンクロックが、アン
ドゲート14又は15を介して乗数ステップカウンタ4
に入力される。アンドゲート14又は15を介してアッ
プクロック又はダウンクロックが出力されると、このク
ロックがオアゲート16を介してリセット端子Rに入力
される5 リセットされる。
以下、同様の動作が繰り返される。
従って、この場合、時間設定データにより設定した周期
で乗数の現在値の更新と、その現在値と入力データとの
乗算が行われる。これにより、目標値までのフェードア
ウトの到達時間が任意に調整できる。但し、この周期(
回数)を、乗数ステップカウンタ4の最大カウント値以
上に設定すると、乗数ステップカウンタ4を設ける意義
が薄れるので、その最大カウント値より小さい値に設定
するのが好ましい。
尚、以上においては、シフト回路lを乗算器2の前段に
配置したが、後段に配置することもできる。また、入力
信号を徐々に減衰させる場合を例としたが、本発明の乗
算装置は、徐々に増大させる場合にも応用が可能である
〔発明の効果〕
以上のように1本発明の第1の乗算装置によれば、入力
データを、ビットシフトすることにより6 大きく変化させるとともに、所定のステップ乗数を乗算
することにより小さく変化させるようにしたので、全体
として小さい変化幅で入力データを増減させることがで
きる。
また、ステップ乗数を対数的に変化する値に設定するこ
とにより、自然なレベル変化を実現することが可能にな
る。
さらに、乗算の一部をビットシフ1−により代行させた
ので単一の乗算器を用いる場合に比べて乗数ROMが小
さくてすみ、従来のシフト累算方式に比へ処理ステップ
が少なくなる。
また、本発明の第2の発明によれば、乗数の実質的な更
新を予め設定した所定の基準値に対応して行うようにし
たので、乗数の更新を行うタイミングを自由に選択する
ことができ、例えばフェードアウトの到達時間が任意に
調整可能となる。
【図面の簡単な説明】
第工図は本発明の乗算装置の一実施例の構成を示すブロ
ック図、 第2図は本発明の乗算装置の他の実施例の構成7 を示すブロック図である。 l・・・シフ1−回路 2・・・乗算器 3・・・コンパレータ 4・・・乗数ステップカウンタ 5・・・シフト数カウンタ 6・・・シフ1−制御回路 7・・・乗数ROM 11、・・・比較回数力ウンタ エ2・・・−敵役出回路 14.15・・・アントゲ−1〜

Claims (2)

    【特許請求の範囲】
  1. (1)所定のシフト数に対応するデータを発生する第1
    のカウント手段と、 前記第1のカウント手段の出力に対応して入力データを
    所定ビットシフトするシフト手段と、所定のステップ乗
    数に対応するデータを発生する第2のカウント手段と、 前記第2のカウント手段の出力に対応して前記所定のス
    テップ乗数を発生する発生手段と、前記発生手段の出力
    を前記シフト手段によりシフトされた又はシフトされる
    前の入力データに乗算する乗算手段と、 入力データに乗算する乗数の目標値と、前記第1及び第
    2のカウント手段に設定されている乗数の現在値とを比
    較し、その比較出力に対応して前記第1及び第2のカウ
    ント手段を制御する比較手段とを備える乗算装置。
  2. (2)前記乗算装置は、 前記比較手段による比較回数をカウントする第3のカウ
    ント手段と、 前記第3のカウント手段の出力を所定の基準データと比
    較する第2の比較手段と、 前記第2の比較手段の出力に対応して、前記第1の比較
    手段の出力の前記第1及び第2のカウント手段への供給
    を制御する制御手段とをさらに備える請求項1に記載の
    乗算装置。
JP1322381A 1989-12-12 1989-12-12 乗算装置 Pending JPH03182930A (ja)

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JP1322381A JPH03182930A (ja) 1989-12-12 1989-12-12 乗算装置

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JP1322381A Pending JPH03182930A (ja) 1989-12-12 1989-12-12 乗算装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2852483A1 (fr) 2003-03-17 2004-09-24 Honda Motor Co Ltd Machine electrique de culture, derriere laquelle on marche

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2852483A1 (fr) 2003-03-17 2004-09-24 Honda Motor Co Ltd Machine electrique de culture, derriere laquelle on marche

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